数字锁相环技术在恢复位时钟中的应用
什么是电子电路中的锁相环及其应用
什么是电子电路中的锁相环及其应用电子电路中的锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用的反馈控制电路，用于将输入信号的相位与频率与参考信号的相位与频率同步，从而实现信号的稳定性和精确性。
锁相环在通信、计算机、音频处理等领域都有重要的应用。
一、锁相环的工作原理锁相环主要由相位比较器（Phase Detector）、环形数字控制振荡器（VCO）和低通滤波器（LPF）组成。
相位比较器用来比较输入信号和参考信号的相位差，输出一个宽度等于相位差的脉冲信号。
VCO根据相位比较器输出的脉冲信号的宽度和方向来调节输出频率，使其与参考信号的频率和相位同步。
LPF用来滤除VCO输出信号中的高频成分，保证输出的稳定性。
二、锁相环的应用1. 通信领域：在数字通信系统中，锁相环被广泛应用于时钟恢复、时钟生成和时钟变换等方面。
通过锁相环可以实现对时钟信号的稳定传输，提高通信系统的可靠性和容错性。
2. 音频处理：在音频设备中，锁相环被用于时钟同步和抖动消除。
通过锁相环可以实现音频数据的同步传输和精确抖动控制，提高音质和信号稳定性。
3. 数字系统：在数字系统中，锁相环可用于时钟恢复、频率合成和位钟提取等方面。
通过锁相环可以实现对时钟信号的稳定提取和精确合成，确保系统的可靠运行。
4. 频率调制与解调：在调制与解调系统中，锁相环被应用于频偏补偿和相位同步。
通过锁相环可以实现对信号频偏和相位偏移的补偿，保证调制与解调的准确性和稳定性。
5. 频谱分析：锁相环还可以应用于频谱分析仪中，通过锁相环可以实现频率分析的准确性、稳定性和精确性。
三、锁相环的特点1. 稳定性：锁相环可以通过调整VCO的输出频率来实现输入信号和参考信号的同步，从而提高信号的稳定性。
2. 精确性：锁相环可以通过精确的相位比较和频率调节，实现对信号相位和频率的精确控制，提高信号处理的准确性。
3. 自适应性：锁相环可以根据输入信号和参考信号的变化自动调节，适应不同输入条件下的信号同步要求。
位同步数字锁相环的原理与应用
位同步数字锁相环的原理与应用数字锁相环（Digital Phase-Locked Loop，DPLL）是一种用于同步信号的控制系统。
位同步数字锁相环（Bit Synchronous Digital Phase-Locked Loop）是一种特殊类型的数字锁相环，它主要用于数据通信领域中的时钟恢复和数据恢复。
在数字通信中，时钟信号的同步非常重要。
传输过程中，由于信号经过传输介质会受到噪声、衰减等因素的影响，导致时钟信号的相位和频率发生偏移。
为了恢复信号的正确时钟，就需要使用位同步数字锁相环。
位同步数字锁相环的原理基于相位比较器和数字控制环路。
首先，接收到的信号经过采样，然后由相位比较器将采样的信号与本地时钟信号进行相位比较。
相位比较器输出的误差信号经过数字控制环路进行滤波和调整，最后控制本地时钟信号的相位和频率，使其与接收到的信号保持同步。
位同步数字锁相环广泛应用于数字通信领域中的解调器和调制器设计。
在解调器中，位同步数字锁相环用于恢复接收信号的时钟，确保数据的正确接收。
在调制器中，位同步数字锁相环用于生成发送信号的时钟，确保数据的正确发送。
位同步数字锁相环的应用不仅限于数字通信领域。
它还被广泛应用于数字音频设备、数字视频设备以及其他需要对时钟信号进行同步的领域。
在数字音频设备中，位同步数字锁相环用于恢复音频信号的时钟，确保音频数据的正确传输。
在数字视频设备中，位同步数字锁相环用于恢复视频信号的时钟，确保视频数据的正确显示。
位同步数字锁相环的优点在于精度高、稳定性好、抗干扰能力强。
相对于传统的模拟锁相环，位同步数字锁相环具有更高的抗噪声和抗干扰能力。
同时，由于数字控制环路的设计和实现较为灵活，位同步数字锁相环的性能可以根据具体应用需求进行优化。
位同步数字锁相环是一种用于同步信号的控制系统，广泛应用于数字通信、数字音频、数字视频等领域。
它的原理基于相位比较器和数字控制环路，通过比较相位误差来控制本地时钟的相位和频率，使其与接收到的信号保持同步。
时钟数据恢复(CDR)
时钟数据恢复(CDR)时钟数据恢复(CDR)是一种重要的数字信号处理技术，用于恢复由于传输过程中引起的时钟偏移或者颤动而导致的数据失真。
本文将介绍时钟数据恢复的原理、应用、算法、性能和发展趋势。
一、时钟数据恢复的原理1.1 时钟数据恢复的基本概念时钟数据恢复是指通过对接收到的数字信号进行时钟提取和重构，以确保数据在接收端正确解调和处理的过程。
1.2 时钟信号的重要性时钟信号是数字通信系统中的关键信号，它决定了数据信号的采样时刻和速率，直接影响系统的性能和稳定性。
1.3 时钟数据恢复的原理时钟数据恢复通过采用PLL（锁相环）或者其他算法对接收到的信号进行时钟提取和重构，使得接收端的时钟与发送端的时钟保持同步。
二、时钟数据恢复的应用2.1 数字通信系统中的应用时钟数据恢复广泛应用于数字通信系统中，如光纤通信、无线通信、卫星通信等领域。
2.2 数据存储系统中的应用时钟数据恢复也被应用于数据存储系统中，如硬盘驱动器、固态硬盘等设备，以确保数据的读取和写入的准确性和稳定性。
2.3 其他领域的应用时钟数据恢复还被广泛应用于音频处理、视频处理、雷达系统等领域，以提高系统的性能和可靠性。
三、时钟数据恢复的算法3.1 PLL算法PLL算法是时钟数据恢复中常用的算法之一，通过不断调整本地时钟的频率和相位，使其与接收到的信号保持同步。
3.2 时域插值算法时域插值算法通过对信号进行插值处理，补偿传输过程中的时钟偏移和颤动，以恢复原始数据信号。
3.3 频域分析算法频域分析算法通过对信号进行频谱分析，提取信号的频率信息，从而实现时钟数据恢复。
四、时钟数据恢复的性能4.1 误码率时钟数据恢复的性能可以通过误码率来评估，误码率越低，说明时钟数据恢复的效果越好。
4.2 颤动抑制能力时钟数据恢复的性能还可以通过颤动抑制能力来评估，颤动抑制能力越强，说明时钟数据恢复对传输过程中的颤动影响越小。
4.3 鲁棒性时钟数据恢复的性能还可以通过其对噪声和干扰的反抗能力来评估，鲁棒性越强，说明时钟数据恢复对环境变化的适应能力越强。
锁相环pll原理与应用
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目 录
• 锁相环PLL的基本原理 • 锁相环PLL的种类与特性 • 锁相环PLL的应用 • 锁相环PLL的发展趋势与挑战 • 锁相环PLL的设计与实现
01
锁相环PLL的基本原理
PLL的基本结构
鉴相器（PD）
用于比较输入信号和反馈信号的相位 差。
压控振荡器（VCO）
相位同步
锁相环PLL用于电力系统的相位同步，确保不同电源之间的相位一 致，提高电力系统的稳定性。
频率跟踪
锁相环PLL用于电力系统的频率跟踪，实时监测电网频率变化，确 保电力系统的正常运行。
故障定位
通过分析电网信号的相位和频率变化，结合锁相环PLL实现电力故 障的快速定位和排查。
其他领域的应用
电子测量
PLL的发展趋势
高速化
随着通信技术的发展， 对信号的传输速率要求 越来越高，锁相环PLL 的频率合成速度和跟踪
速度也在不断加快。
数字化
随着数字信号处理技术 的进步，越来越多的锁 相环PLL开始采用数字 控制方式，提高了系统 的稳定性和灵活性。
集成化
为了减小电路体积和降 低成本，锁相环PLL的 集成化程度越来越高， 越来越多的功能被集成
软件PLL具有灵活性高、可重 构性好等优点，但同时也存在 计算量大、实时性差等缺点。
各种PLL的优缺点比较
1 2
3
模拟PLL
优点是响应速度快、跟踪性能好；缺点是元件参数漂移、温 度稳定性差。
数字PLL
优点是精度高、稳定性好、易于集成；缺点是响应速度慢、 跟踪性能较差。
软件PLL
优点是灵活性高、可重构性好；缺点是计算量大、实时性差 。
一种基于锁相环的时钟数据恢复电路的设计与实现的开题报告
一种基于锁相环的时钟数据恢复电路的设计与实现的开题报告一、研究背景在数字电路中，时钟信号的稳定性至关重要。
时钟信号不稳定会导致各种问题，例如数据采样偏移、时序不准确等。
锁相环（Phase-Locked Loop，PLL）是一种重要的时钟同步电路技术，广泛应用于数字电路和通信系统中。
时钟恢复电路也是亚毫秒级别同步的必要手段。
近年来，随着现代通信系统的应用和计算机网络的快速发展，时钟数据恢复电路的需求不断增长。
二、研究内容和目标本研究的主要内容是设计和实现一种基于锁相环的时钟数据恢复电路。
具体来说，研究将包含以下方面：1. 基于现有的PLL结构，设计一种适用于时钟数据恢复的PLL电路；2. 计算和分析PLL电路的电路参数，包括追踪带宽、稳态误差等；3. 在现有的射频集成电路技术基础上，设计和实现PLL电路；4. 对实现的电路进行测试和优化，分析其性能参数和应用场景。
本研究的目标是提供一种可用于时钟数据恢复的低功耗、高性能的PLL电路设计方案，为数字电路和通信系统的应用提供技术支持。
三、研究方法和技术路线本研究的方法是基于基于锁相环的时钟数据恢复电路设计，并在射频集成电路技术上实现其电路原型，为其进行测试和优化。
技术路线：1. 研究锁相环基本原理和特性，选择合适的PLL电路结构，包括电荷泵、相位检测器、低通滤波器等；2. 对PLL电路的参数进行计算和优化，包括增益、追踪带宽、锁定范围、稳态误差等；3. 基于计算和优化的结果，设计和实现时钟数据恢复电路的原型；4. 对原型电路进行测试和优化，优化电路性能参数和应用场景。
四、论文结构本文将依次介绍锁相环的基本原理和特性、PLL电路设计的重点和方法、时钟数据恢复电路的实现和测试，最后进行总结和展望。
具体结构如下：第一章：绪论第二章：锁相环基本原理和特性第三章：PLL电路设计第四章：时钟数据恢复电路实现第五章：测试和分析第六章：总结与展望五、预期研究结果本研究的预期结果包括：1. 设计和实现一种基于锁相环的时钟数据恢复电路；2. 通过测试和分析，优化电路性能参数和应用场景；3. 对时钟数据恢复电路的设计和实现方法提出新的思路和见解；4. 为数字电路和通信系统的应用提供技术支持。
数字锁相环原理
数字锁相环原理数字锁相环（Digital Phase-Locked Loop，简称数字PLL）是一种广泛应用于通信、控制系统中的数字信号处理器。
它可以实现信号的频率和相位同步，对于数字通信系统中的时钟恢复、频率合成、信号解调等功能起着至关重要的作用。
本文将介绍数字锁相环的基本原理及其在通信系统中的应用。
数字锁相环由相位比较器、数字控制振荡器（DCO）、数字滤波器和锁定检测器组成。
其中，相位比较器用于比较输入信号和反馈信号的相位差，产生一个误差信号；数字控制振荡器根据误差信号调整输出频率；数字滤波器用于滤除噪声和抖动；锁定检测器用于检测数字锁相环是否已经锁定。
数字锁相环的工作原理可以简单描述为，首先，输入信号经过频率除法器和相位频率检测器，产生一个误差信号；然后，误差信号经过数字滤波器滤除噪声，再经过数字控制振荡器产生输出信号；最后，输出信号经过反馈回到相位比较器，形成闭环控制。
在闭环控制下，数字锁相环可以实现输入信号和输出信号的频率和相位同步。
数字锁相环在通信系统中有着广泛的应用。
在数字调制解调中，数字锁相环可以实现信号的时钟恢复和频率合成，保证接收端对发送端信号的准确解调；在频率合成器中，数字锁相环可以实现高稳定性的频率合成，满足通信系统对频率精度的要求；在通信系统中，数字锁相环还可以用于时钟同步和信号重构等功能。
总之，数字锁相环作为一种重要的数字信号处理器，在通信系统中有着广泛的应用。
它通过闭环控制实现输入信号和输出信号的频率和相位同步，保证了通信系统的稳定性和可靠性。
随着通信技术的不断发展，数字锁相环的应用范围将会更加广泛，对于提高通信系统的性能起着至关重要的作用。
通过本文的介绍，相信读者对数字锁相环的原理及其在通信系统中的应用有了更深入的了解。
数字锁相环作为一种重要的数字信号处理器，其原理简单而又实用，对于提高通信系统的性能有着重要的意义。
希望本文能对读者有所帮助，谢谢阅读！。
锁相环技术原理及其应用
锁相环技术原理及其应用一、锁相环技术原理1.1 基本概念锁相环（Phase-Locked Loop，PLL）是一种调节电路，能够通过控制其输出信号相位与参考信号相位之间的差值，使输出信号频率与参考信号频率一致，并且其输出信号相位与参考信号精确同步。
锁相环可以用于频率合成、时钟恢复、数字信号处理、射频通信等领域。
1.2 工作原理锁相环主要由相位比较器、低通滤波器、时钟发生器、可变增益放大器和电压控制振荡器等组成。
其中，相位比较器的作用是将参考信号和反馈信号进行比较，然后得到相位误差信号。
低通滤波器的作用是将相位误差信号进行平滑处理，得到直流误差信号。
时钟发生器的作用是产生参考信号。
可变增益放大器的作用是将误差信号放大后作为电压控制振荡器的控制电压。
电压控制振荡器的作用是产生锁相环输出信号，并且通过调节电压来控制输出信号的频率和相位。
1.3 稳定性分析锁相环的稳定性与参考信号的稳定性和相位比较器的带宽以及低通滤波器的截止频率等因素有关。
稳定性分析主要是评估锁相环输出信号的频率精度和相位噪声。
二、锁相环技术应用2.1 频率合成频率合成是利用锁相环技术将一个较低频率信号转换为高频率信号。
其中，参考信号是一个较低频率信号，产生参考信号的时钟发生器经过倍频器将参考信号的频率增加到所需的合成频率，然后经过相位比较器和滤波器控制电压控制振荡器的输出频率。
频率合成广泛应用于通信、广播、雷达、卫星导航等领域。
2.2 时钟恢复时钟恢复是一种将时钟信号从数据信号中恢复出来的技术。
锁相环可以通过将数据信号作为反馈信号，将时钟信号从数据信号中恢复出来。
时钟恢复广泛应用于数字通信和数字音频领域。
2.3 数字信号处理锁相环可以通过将输入信号与锁相环输出信号相比较，将输入信号变换的频率和相位误差降到很小，从而使输入信号的相位和频率与输入信号一致。
锁相环广泛应用于数字信号处理，例如数字滤波器、数字混频器、数字降噪器等。
2.4 射频通信锁相环在射频通信中的应用非常广泛，主要用于频率合成、时钟恢复等领域。
锁相环放大器的原理及应用
锁相环放大器的原理及应用锁相环放大器（Phase-locked loop amplifier，简称PLL放大器）是一种电子放大器，利用锁相环的原理，对输入信号进行放大，同时保持输出信号与输入信号的相位关系稳定。
锁相环放大器的原理主要包括三个基本模块：相位比较器、低通滤波器和VCO（Voltage-Controlled Oscillator）。
1. 相位比较器（Phase Comparator）：相位比较器用于比较输入信号和反馈信号的相位差，并产生一个误差信号。
常见的相位比较器有乘法型相位比较器和加法型相位比较器。
2. 低通滤波器（Low Pass Filter）：低通滤波器用于滤除相位比较器输出信号中的高频噪声，只保留误差信号的直流分量，同时具有一定的延迟作用。
3. VCO（Voltage-Controlled Oscillator）：VCO是一个可通过电压控制频率的振荡器。
它的频率由输入的控制电压决定，通常与输入信号的频率相等，但相位可能会有一定的偏差。
通过调整VCO的控制电压，可以改变输出信号的相位与输入信号的相位之间的差距。
锁相环放大器的应用非常广泛。
以下是一些常见的应用场景：1. 时钟恢复：锁相环放大器经常用于从数字信号中恢复时钟信号。
通过将输入信号和本地时钟信号进行相位比较，可以产生一个误差信号，并通过调整VCO的频率，将输出信号的相位与输入信号的相位进行同步，从而恢复出准确的时钟信号。
2. 数据通信：锁相环放大器广泛应用于高速数据通信系统中。
通过对接收到的数据信号与本地时钟信号进行相位比较，并调整VCO的频率，可以保证接收到的数据信号与本地时钟信号的相位同步，从而实现可靠的数据传输。
3. 降噪增益：锁相环放大器可以用于降低输入信号中的噪声，并放大信号的幅度。
通过对输入信号和反馈信号进行相位比较，并通过调整VCO的频率，可以实现对信号的放大，并同时抑制输入信号中的噪声。
总之，锁相环放大器通过利用反馈控制的方式，可以实现对输入信号的放大，并保持输出信号与输入信号的相位关系稳定。
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数字锁相环技术在恢复位时钟中的应用李新昌吴嗣亮王旭（北京理工大学电子工程系，北京100081）摘要详细介绍了如何在FPGA中利用VHDL语言实现超前滞后型数字锁相环，以便从位流数据中恢复出位时钟；并指出了其结构参数对于环路性能的影响。
关键词数字锁相环，位时钟，超前滞后型数字鉴相器Application of Digital Phase－Locked Loop Technology in Recovering Bit ClockLi Xinchang Wu Siliang Wang Xu(EE Dept of Beijing Inst of Tech, Beijing 100081)Abstract This paper discusses how to implement a lead lag DPLL (LL－DPLL) in VHDL with a FPGA to recover bit clock from received bit－stream data The effect of the loop’s architecture parameters on its performance is indicatedKeywords Digital phase－locked loop, Bit clock, Lead lag digital phase detector 1 引言同步串行口是一种常用的串行通信接口方式，对于单向数据传输，它通常需要同时提供数据、位时钟、帧同步脉冲三路信号。
如在印制电路板上直接利用同步串行口实现板际数据传输，那么这种三线连接方式不但浪费导线，而且往往受环境的影响很难实现三路信号间的同步。
利用数字锁相环可以从串行位流数据中恢复出接收位同步时钟。
有了位同步时钟就可以很容易地提取出帧同步脉冲。
这样，在印制板上只需一根数据线就可以接收来自板外的同步串行数据，简化了对外接口关系。
本文以单线4MHz同步串行数据的接收为例，介绍利用数字锁相环恢复位同步时钟的设计与实现。
2 环路总体结构及工作原理概述数字锁相环(DPLL)是一种相位反馈控制系统[1]。
它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。
DPLL通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。
根据各个模块组态的不同，DPLL可以被划分出许多不同的类型。
根据设计的要求，本文采用超前滞后型数字锁相环[1](LL－DPLL)作为解决方案，图1是其实现结构。
在LL－DPLL 中，DLF用双向计数逻辑和比较逻辑实现，DCO采用加扣脉冲式数控振荡器。
这样设计出来的DPLL 具有结构简洁明快，参数调节方便，工作稳定可靠的优点。
环路的工作原理如下：超前滞后型数字鉴相器LL－DPD比较输入位流数据DataIn与本地估算时钟ClkEst的相位，给出相位误差信号Sign和AbsVal(两者合并记为PhsDif)。
DLF对相位误差信号进行平滑滤波，并生成控制DCO动作的控制信号Deduct和Insert。
DCO根据控制信号给出的指令，调节内部高速振荡器的震荡频率，使其输出时钟ClkEst(同时反馈给LL－DPD)的相位跟踪输入数据DataIn的相位。
3 环路模块具体功能及其电路实现下面沿环路依次介绍LL－DPLL各个组成模块的详细功能、内部结构及对外接口信号。
3． 1 超前－滞后型数字鉴相器(LL－DPD)与一般DPLL的DPD的设计不同，位同步DPLL的DPD需要排除位流数据输入连续几位码值保持不变的不利影响。
LL－DPD为二元鉴相器，在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。
LL－DPD通常有两种实现方式：微分型LL－DPD和积分型LL－DPD。
积分型LL－DPD具有优良的抗干扰性能，而它的结构和硬件实现都比较复杂。
微分型LL－DPD虽然抗干扰能力不如积分型LL－DPD，但是结构简单，硬件实现比较容易。
本文采用微分型LL－DPD，将环路抗噪声干扰的任务交给DLF模块负责。
如图2所示， LL－DPD在ClkEst跳变沿(含上升沿和下降沿)处采样DataIn上的码值，寄存在Mem中。
在ClkEst下降沿处再将它们对应送到两路异或逻辑中，判断出相位误差信息并输出。
Sign给出相位误差极性，即ClkEst相对于DataIn是相位超前(Sign=1)还是滞后(Sign=0)。
AbsVal给出相位误差绝对值：若前一位数据有跳变，则判断有效，以AbsVal输出1表示；否则，输出0表示判断无效。
图3显示了LL－DPD模块的仿真波形图。
3． 2 数字环路滤波器(DLF)DLF用于滤除因随机噪声引起的相位抖动，并生成控制DCO动作的控制指令。
本文＋＋实现的DLF内部结构及其对外接口信号如图4所示。
滤波功能用加减计数逻辑CntLgc实现，控制指令由比较逻辑CmpLgc生成。
在初始时刻，CntLgc被置初值M/2。
前级LL－DPD模块送来的相位误差PhsDif在CntLgc中作代数累加。
在计数值达到边界值0或M后，比较逻辑CmpLgc将计数逻辑CntLgc同步置回M/2，同时相应地在Deduct或Insert引脚上输出一高脉冲作为控制指令。
随机噪声引起的LL－DPD相位误差输出由于长时间保持同一极性的概率极小，在CntLgc中会被相互抵消，而不会传到后级模块中去，达到了去噪滤波的目的。
计数器逻辑CntLgc的模值M对DPLL的性能指标有着显著地影响。
加大模值M，有利于提高DPLL的抗噪能力，但是会导致较大的捕捉时间和较窄的捕捉带宽。
减小模值M可以缩短捕捉时间，扩展捕捉带宽，但是降低了DPLL的抗噪能力。
根据理论分析和调试实践，确定M为1024，图中计数器数据线宽度w可以根据M确定为10。
3． 3 数控振荡器(DCO)DCO的主要功能是根据前级DLF模块输出的控制信号Deduct和Insert生成本地估算时钟ClkEst，这一时钟信号即为DPLL恢复出来的位时钟。
同时，DCO还产生协调DPLL内各模块工作的时钟，使它们能够协同动作。
要完成上述功能，DCO应有三个基本的组成部分：高速振荡器(HsOsc)、相位调节器(PhsAdj)、分频器(FnqDvd)，如图5所示。
高速振荡器(HsOsc)提供高速稳定的时钟信号Clk64MHz，该时钟信号有固定的时钟周期，周期大小即为DPLL在锁定状态下相位跟踪的精度，同时，它还影响DPLL的捕捉时间和捕捉带宽。
考虑到DPLL工作背景的要求，以及尽量提高相位跟踪的精度以降低数据接收的误码率，取HsOsc 输出信号Clk64MHz的周期为15.625ns，即高速振荡器HsOsc的振荡频率为64MHz。
PhsAdj在控制信号Deduct和Insert上均无高脉冲出现时，仅对Osc输出的时钟信号作4分频处理，从而产生的Clk16MHz时钟信号将是严格16MHz的。
当信号Deduct上有高脉冲时，在脉冲上升沿后，PhsAdj会在时钟信号Clk16MHz的某一周期中扣除一个Clk64Mhz时钟周期，从而导致Clk16MHz时钟信号相位前移。
当在信号Insert上有高脉冲时，相对应的处理会导致Clk16MHz时钟信号相位后移。
图6为相位调节器单元经功能编译仿真后的波形图。
引入分频器FnqDvd的目的主要是为DPLL中DLF模块提供时钟控制，协调DLF与其它模块的动作。
分频器FnqDvd用计数器实现，可以提供多路与输入位流数据有良好相位同步关系的时钟信号。
在系统中，分频器FnqDvd提供8路输出ClksSyn[7：0]。
其中，ClksSyn1即为本地估算时钟ClkEst，也即恢复出的位时钟；ClksSyn0即为DLF模块的计数时钟ClkCnt，其速率是ClkEst 的两倍，可以加速计数，缩短DPLL的捕捉时间，并可扩展其捕捉带宽。
4 环路实现随着电子系统设计理念不断向前发展，可编程逻辑器件(PLD)和硬件描述语言(HDL)倍受青睐。
利用HDL语言配合PLD器件进行片上系统(SoC)设计，可以大大缩短设计时间，减小印刷电路板(PCB)面积，提高系统的可靠性，增强设计的灵活性[3]。
基于上述考虑，本文在Altera公司MaxplusII开发软件平台上，利用VHDL语言运用自顶向下的系统设计方法，将数字锁相环嵌入在高密高速FPGA芯片(PLD器件的一种)EP1K30TI144－2中。
利用MaxplusII对实现的DPLL进行仿真，在环路锁定时，得到如图7所示的仿真波形。
为了更好地说明DPLL环路的工作情况，图中除了给出DPLL基本的输入输出信号DataIn、Clk64MHz和ClkEst外，还将环路内部的重要信号作为输出显示出来。
由于MaxPlusII可仿真的最小时间单位是0 1ns，不能满足DPLL环路实际需要的仿真精度，故将所有信号在时间轴上伸展为原来的100倍，这并不影响问题的本质。
从图7中可以看出，实现的DPLL环路可以很好的满足系统设计的要求。
5 结束语数字锁相环技术现在正处于快速发展阶段，在信息系统中有着日益广泛的应用。
本文提供了一种自顶向下的、模块化的数字锁相环设计方法。
设计出的数字锁相环具有各模块间分工明确、接口清晰、调试容易等优点，而且便于系统的升级。
例如，在LL－DPD模块中引入计数器，而将DLF用加法器实现还可以大大改善环路性能。
在实际使用中，环路表现出捕捉时间短、抖动小、抗噪声能力强的良好特性。
参考文献1 胡华春, 石玉. 数字锁相环原理与应用[M]. 上海科学技术出版社, 1990.2 方建邦, 董献忱, 王天玺. 锁相环原理及其应用[M]. 人民邮电出版社, 1988.3 赵俊超. 集成电路设计VHDL教程[M]. 北京希望电子出版社, 2002.4 黄正瑾, 徐坚, 章小丽, 熊明珍. CPLD系统设计技术入门与应用[M]. 电子工业出版社, 2002.。