数字电子电路课件第四章4.5
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数字电子技术第四章(阎石第六版)
' RBI • 灭零输入 ：置0时可将整数位或小数位多余 的零熄灭。
• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
0
0 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
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0
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1
0 0 1 1
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0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
《数字电路与数字逻辑》第四章-5.ppt
8
ABC
000 001 010 011 100 101 110 111
F1 F2 00 11 11 01 10 00 00 11
(3)确定逻辑功能
假设变量A、B、C和 函数F1、F2均表示一 位二进制数，那么， 由真值表可知，该电 路实现了全减器的功 能。
2021年3月11日星期四
第四章 组合逻辑电路习题
第四章 组合逻辑电路习题
21
4.14 试用74151实现下列函数：
(1)F(A, B,C, D) m(1,2,4,7)。 (4)F(A, B,C, D) m(0,3,12,13,14) (7,8)。
2021年3月11日星期四
第四章 组合逻辑电路习题
12
(2)写最简表达式
CD AB 00 01 11 10
00 01 1 1 1 11 Ø Ø Ø Ø 10 1 1 Ø Ø
F = A + BD + BC = A ·BD ·BC
(3)画逻辑电路，如下图所示：
2021年3月11日星期四
第四章 组合逻辑电路习题
组合逻辑电路习题
一、组合逻辑电路的基本概念 二、SSI构成的组合逻辑电路的分析和设计 三、MSI组合逻辑电路的工作原理及应用 四、组合逻辑电路中的竞争和冒险 五、习题讲解
2021年3月11日星期四
第四章 组合逻辑电路习题
1
4.2 4.4 4.7 (3) 4.12 4.14 (1) (4) 4.15 (1) 4.18 例1
1.分析步骤 (1)从输入端开始，逐级推导出函数表达式 ; (2)列真值表 (3)确定逻辑功能 2.设计步骤 (1)列真值表； (2)写最简表达式； (3)画逻辑电路
2021年3月11日星期四
数字电子技术课件第4章习题PPT(老版)
4-2、分析图中电路的逻辑功能，写出Yl、Y2的 逻辑函数式，列出真值表，指出电路完成什么逻辑功能。
A B C Y1 Y2
Y1 ABC (A B C) AB BC AC ABC ABC ABC ABC
Y2 AB BC AC
逻辑功能: 为一全加器，Y1为和，Y2为进位 A B C Y1 Y2
4-1、分析图中电路的逻辑功能，写出输出的逻辑函数式， 列出真值表，说明电路逻辑功能的特点。
A B C Y
Y ABC ABC ABC ABC
逻辑功能：A,B,C有奇数个0 时输出为1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 0 0 1 0 1 1 0
4-11、用8选1数据选择器产生逻辑函数 （A,B,C对应A2,A1,A0） 。
Y ACD A BCD BC BC D
C B A
4-12、用8选1数据选择器设计一个函数发生器电路， 它的功能表如下（S1,S0,A对应A2,A1,A0） 。
S1 S0 Y0 0 1 10 1 0 14-9、下图是用两个4选1数据选择器组成的逻辑电路， 试写出输出Z与输入M、N、P、Q之间的逻辑函数式。 已知数据选择器的逻辑函数式为
Y [ D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 A1 A0 ] S
4-10、试用4选1数据选择器产生逻辑函数
Y AB C A C BC
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 1
0 0 0 1 0 1 1 1
数字逻辑课件第4章更新5
A[4..1] B[4..1] 满足迭代设计要求的功能框图
逻辑功能表
A[4..1]与 级连输入（低位比较结果） 级连输出（比较结果） B[4..1]比 较结果 agtb_in aeqb_in altb_in agtb_out aeqb_out altb_out
A>B
×
×
×
1
0
0
A<B
×
×
×
0
0
1
1
？
A[3..0] B[3..0]
4 位二进制比较器
比
agtb_in agtb_out
较
结
aeqb_in aeqb_out
果
altb_in altb_out
输
出
A[7..4] B[7..4]
也可通过修改Verilog HDL描述模型，完成设计。 当迭代级数增加时，引发电路响应速度问题。
四. 超前电路设计模型
在串行迭代比较电路中，从高到低逐位比较，其速度随位数增加 而降低。为了提高速度，减少级联信号通过的门的数量，可采用超前 电路，即每个模块不产生级联信号，只产生超前电路需要的中间信号， 超前电路对这些中间信号同时处理，产生输出结果。
基本输入
PI0
边界输入
C0
CI
PI 模块 CPO
CPO0
CPI0
BPO0
0
0
1
0
0
A=B
0
1
0
0
1
0
0
0
1
0
0
1
Verilog HDL 描述
其它组合的处理
仿真波形
本地已比较出结果
本地相等，传递低位比较结果
第4章数字逻辑基础完整版
3、混合变量的吸收： A B + A C + BC=AB+AC
证明： 左式 AB AC BC
AB AC ( A A)BC
AB AC ABC ABC 添加
添冗余因子
口诀： 正负相对 余全完 （消冗余项）
3、十六进制
数码：0～9、A(10)、B(11)、C(12)、D(13)、 E(14)、F(15)
进位规则：逢十六进一 计数的基数：16
十六进制数的展开公式：
D k i 16
i
其中：k i为第i位的系数；
16 称为第i位的权。
i
3D.BE H 3 161 13 160 1116-1 14 162
第4章 数字逻辑基础
§4.1 数制和码制
§4.2 逻辑代数中的基本运算 §4.3 逻辑代数中的基本定律和常用公式
§4.4 逻辑函数及其表示方法 §4.5 逻辑函数的公式化简法 §4.6 逻辑函数的卡诺图化简法
数字时代已到来
数字电路是数字电子技术的核心，是计算机 和数字通信的硬件基础。
本章重点
数字电路的基本概念
逻辑代数的基本运算：与、或、非三种。
4.2.1 逻辑与
B
Y AB
只有当决定一件事情的条件全部具 备之后，这件事情才会发生，否则 Y 不发生。这种逻辑关系称为逻辑与 的关系。逻辑与的运算符号是“•”， 也可以省略。
A
A 断 通 断 通
B 断 断 通 通
Y 暗 暗 暗 亮
AB Y
0 1 0 1 0 0 0 0 1 0 1 1
t (ms)
2、数字信号在电路中往往表现为突变的电压或电流
（2）信号从高电平变为低电平， 或者从低电平变为高电平是 一个突然变化的过程，这种 信号又称为脉冲信号。
数字电路PPT课件
YAB
A
BY
0
01
0
10
1
00
1
10
真值表
A
≥1
Y
B
或非门的逻辑符号
28
L=A+B
3、异或运算：逻辑表达式为： YA BA BA B
A
BY
0
00
0
11
A
=1
Y
B
1
01
1
10
异或门的逻辑符号
真值表
L=A+B
4、 与或非运算：逻辑表达式为： YABCD
A
& ≥1
B
Y
C
D
与或非门的逻辑符号
A
&
B
≥1 Y
－2
＝(135.0625)10
4、十六进制
各数位的权是8的幂
数码为：0～9、A～F；基数是16。 运算规律：逢十六进一，即：F＋1＝10。 十六进制数的权展开式： 如：(D8.A)2＝ 13×161 ＋8×160＋10 ×16－1＝(216.625)10
各数位的权是16的幂
11
结论
①一般地，N进制需要用到N个数码，基数是N；运算 规律为逢N进一。
12
几种进制数之间的对应关系
十进制数
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
二进制数
00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111
2、基 数：进位制的基数，就是在该进位制中可
能用到的数码个数。
数字 电子 技术 电路 课件
1.3 数制间的转换
【例1-6】将十进制数15384转换成十六进制数。
1.3 数制间的转换
1.3.3二进制数与八进制数、十六进制数 之间的转换
1. 二进制和八进制之间的相互转换
二进制和八进制之间的相互转换非常方便.从二进制 的表示方法来看,每三位二进制数就可以表示一位八进 制数.因此三位二进制所表示的系数即为八进制中相应 位的系数,转换的顺序以小数点为界,整数部分依次向左 转换,小数部分依次向右转换,从低位到高位,高位不够 三位用0补齐.下面举例说明.
1.3.2十进制数转换为其他进制数
1. 十进制数转换成二进制数
下面介绍另一种将十进制数转换成二进制数的方法。 将十进制125.45转化为二进制，首先要对整数部分 进行转换，基本思想是除2取余。
1.3 数制间的转换
由上可知,这种方法的步骤就是用给出的十进制数反复除以 ２,第一次除法所得的余数作为转换后所得二进制数的最低位, 最后一次除法所得的余数作为转换后所得二进制数的最高位, 其他位即依次写出相应的余数,直到商为１为止,此时的余数１ 即为最高位,最后所得二进制数即为将所得余数从下到上排列
1.1数字电路的基本概念
通常情况下将产生、变换、传送、处理模拟信号 的电子电路称为模拟电路，与之相对应的，将产生、 变换、传送、处理数字信号的电子电路称为数字电路。 数字电路用数字信号完成对数字量的算术运算和逻辑 运算。
由于它具有逻辑运算和逻辑处理功能，所以又称 之为数字逻辑电路。现代的数字电路由半导体工艺制 成的若干数字集成器件构造而成。其中，逻辑门是数 字逻辑电路的基本单元，存储器是用来存储二值数据 的数字电路。从整体上看，数字电路可以分为组合逻 辑电路和时序逻辑电路两大类。
所得，即125 = (1111101) 。下面进行验算： B 1 26 +1 25 +1 24 +1 23 +1 22 + 0 21 +1 20 =125
数字电子技术第4章
③若A3<B3 或A3=B3，A2<B2 或A3=B3，A2=B2,A1<B1 或A3=B3，A2=B2,A1=B1,A0<B0
则FA=B=1 即A=B 则FA>B=1，即A>B 则FA<B1，即A<B
数字电子技术第4章
4.1 组合逻辑电路分析
数字电子技术第4章
4.1 组合逻辑电路分析
注意： ①利用级连端可方便地将4位数值比较器级连成8位数值比较器，如
7448 功能介绍： ① ② ③ ④ ⑤ a~g（输出）—有内部上拉电阻（2K）→2mA 为增大输出电流→可外接上拉电阻； ⑥
数字电子技术第4章
4.1 组合逻辑电路分析
【例】：将“005.600”显示为“ 5.6 ”
数字电子技术第4章
4.1 组合逻辑电路分析
§4.1.4 数值比较器
功能：比较两个数的大小或是否相等。 1． 1位数值比较器
A B FA>B FA=B FA<B 00010 01001 10100 11010
数字电子技术第4章
2. 多位数值比较器 图4-1-24是带级连输入的 4位数值比较器；
数字电子技术第4章
4.1 组合逻辑电路分析
工作原理：
①若A3=B3，A2=B2，A1=B1，A0=B0
②若A3>B3 或A3=B3，A2>B2 或A3=B3，A2=B2，A1>B1 或A3=B3，A2=B2,A1=B1,A0>B0
4.2 组合逻辑电路设计
设计：根据逻辑功能的要求及器件资源情况，设计出实现该功能的最佳 电路。
器件资源：
SSI门电路 MSI器件 可编程逻辑器件（第八章）
§4.2.1采用SSI的组合逻辑电路设计
则FA=B=1 即A=B 则FA>B=1，即A>B 则FA<B1，即A<B
数字电子技术第4章
4.1 组合逻辑电路分析
数字电子技术第4章
4.1 组合逻辑电路分析
注意： ①利用级连端可方便地将4位数值比较器级连成8位数值比较器，如
7448 功能介绍： ① ② ③ ④ ⑤ a~g（输出）—有内部上拉电阻（2K）→2mA 为增大输出电流→可外接上拉电阻； ⑥
数字电子技术第4章
4.1 组合逻辑电路分析
【例】：将“005.600”显示为“ 5.6 ”
数字电子技术第4章
4.1 组合逻辑电路分析
§4.1.4 数值比较器
功能：比较两个数的大小或是否相等。 1． 1位数值比较器
A B FA>B FA=B FA<B 00010 01001 10100 11010
数字电子技术第4章
2. 多位数值比较器 图4-1-24是带级连输入的 4位数值比较器；
数字电子技术第4章
4.1 组合逻辑电路分析
工作原理：
①若A3=B3，A2=B2，A1=B1，A0=B0
②若A3>B3 或A3=B3，A2>B2 或A3=B3，A2=B2，A1>B1 或A3=B3，A2=B2,A1=B1,A0>B0
4.2 组合逻辑电路设计
设计：根据逻辑功能的要求及器件资源情况，设计出实现该功能的最佳 电路。
器件资源：
SSI门电路 MSI器件 可编程逻辑器件（第八章）
§4.2.1采用SSI的组合逻辑电路设计
数字电路全部PPT课件
（10、11、12、13、14、15）
. 位置表示法：(N)16 = (Hn-1Hn-2...H0 H-1H-2..) 16
按权展开式：
(N)2=Hn-116n-1+Hn-216n-2+...+H0160+H-116-1+H-216-2+...
（C07.A4)16= （C07.A4)H= C07.A4H= 12×162+0×161+7×160+10×16-1+4×16-2
小数部分
二、常用计数体制
1、十进制（Decimal）
. （N）10= (Dn-1Dn-2...D0 D-1D-2.. ) 10
(271．59)10＝ 2×102十7×101十1×100十5×10-1十9×10-2
2020年10月2日
5
2、二进制（Binary）
基数 ： 2
位权：2i
数符Bi: 0、1 (可以用低、高电平表示)
正数的三种代码相同，都是数值码最高位加符号位 “0”。
即X≥0时,真值与码值相等,且:X=[X]原= [X]反= [X]补例： 4位二进制数X=1101和Y=0.1101
[X]原= [X]反= [X]补= 01101, [Y]原= [Y]反= [Y]补= 0.1101
2020年10月2日
20
三、二——十进制编码（Binary Code Decimal码）
2020年10月2日
12
二、十六进制与二进制转换
1、十六进制转换为二进制 根据数值关系表用四位二进制数码逐位替代各位
十六进制数码。 （52.4)16=(01010010.0100)2 =(1010010.01)2 2、二进制转换为十六进制 将二进制数从小数点起，分别按整数部分和小数
数字电路与逻辑设计第四章答案PPT课件
2.因为主从JK触发器收到反馈回来的输出端的影响， 在CLK＝1期间，主触发器只可能翻转一次，一旦翻
转了就不会翻回来。但主从SR触发器在CLK＝1期
间S、R多次改变时主触发器会多次翻转。
主从JK触发器芯片74HC72简介
置位端
NC CLR
J1 J2 J3 Q GND
74HC72
VCC PR CLK K3 K2 K1 Q
Q*= 1
若Q＝1， Q¢＝0
在CLK的
S主＝0
在CLK＝1时，主 触发器翻转为
R主＝1
“0”，即 Q*主=
，即Q*=
0,
Q*¢
=
0 1
Q*= Q ¢
脉冲触发方式的动作特点：
1.分两步动作：第一步在CLK＝1时，主触发器受输 入信号控制，从触发器保持原态；第二步在CLK到 达后，从触发器按主触发器状态翻转，故触发器输 出状态只改变一次 。CLK 到达时从触发器的状态 不一定能按此刻输入信号的状态来确定，而必须考 虑整个CLK＝1输入信号的变化过程。
X
K＝Q
J
K
Q
4.3.2 边沿JK触发器
由于主从JK触发器存在一次变化问题，所以抗干扰能力差。为
了提高触发器工作的可靠性，希望触发器的次态（新态）仅决 定于CLK的下降沿（或上升沿）到达触时发刻脉的冲输入信号的状态， 与CLK的其它时刻的信号无关。这样下出降现沿了翻各种边沿触发器。
转
&
J
CP 1
1
状态转换图
SD S
Q
RD R
Q
输入
SD
RD
0
0
0
1
1
0
1
1
输
转了就不会翻回来。但主从SR触发器在CLK＝1期
间S、R多次改变时主触发器会多次翻转。
主从JK触发器芯片74HC72简介
置位端
NC CLR
J1 J2 J3 Q GND
74HC72
VCC PR CLK K3 K2 K1 Q
Q*= 1
若Q＝1， Q¢＝0
在CLK的
S主＝0
在CLK＝1时，主 触发器翻转为
R主＝1
“0”，即 Q*主=
，即Q*=
0,
Q*¢
=
0 1
Q*= Q ¢
脉冲触发方式的动作特点：
1.分两步动作：第一步在CLK＝1时，主触发器受输 入信号控制，从触发器保持原态；第二步在CLK到 达后，从触发器按主触发器状态翻转，故触发器输 出状态只改变一次 。CLK 到达时从触发器的状态 不一定能按此刻输入信号的状态来确定，而必须考 虑整个CLK＝1输入信号的变化过程。
X
K＝Q
J
K
Q
4.3.2 边沿JK触发器
由于主从JK触发器存在一次变化问题，所以抗干扰能力差。为
了提高触发器工作的可靠性，希望触发器的次态（新态）仅决 定于CLK的下降沿（或上升沿）到达触时发刻脉的冲输入信号的状态， 与CLK的其它时刻的信号无关。这样下出降现沿了翻各种边沿触发器。
转
&
J
CP 1
1
状态转换图
SD S
Q
RD R
Q
输入
SD
RD
0
0
0
1
1
0
1
1
输