基于FPGA_CPLD芯片的数字频率计设计
基于CPLD的频率计设计(毕业设计)
山东理工大学毕业设计（论文）题目：基于CPLD的频率计设计学院：电气与电子工程学院专业：电子信息工程学生姓名：学号:指导教师：毕业设计（论文）时间：二О一三年 2月 20日～ 6 月8日共 16 周I摘要频率检测是电子领域里最基本的测量，也是最重要的测量。
由于频率信号抗干扰能力强、易于传输，可以得到相对较高的测量精度，因此频率测量方法的研究也受到越来越多的关注。
基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，本次设计中共提出了四种设计方案，通过论证最终决定用等精度的测量方法来完成本次频率计的设计。
在本次设计中选择AT89C51单片机和CPLD的结合来实现。
其中单片机完成整个测量电路的测试控制、数据处理和显示输出;CPLD主要完成频率测量功能，频率的测量范围在1HZ—1MHZ之间，其中测量误差在1HZ;键盘信号由AT89C51单片机进行处理，它从CPLD读回计数数据并进行运算，向显示电路输出测量结果;显示器电路采用5段LED动态显示，由1个74HC138译码器和74HC573锁存器驱动5个数码管。
关键词: 频率计，EDA技术，CPLD，单片机，等精度测量IAbstractFrequency detection is the most basic in the electronics field measurement, which is the most important measurement. Due to frequency signal transmission, strong anti-jamming capability, easy can get relatively high measurement precision, so frequency measurement methods of research have also been more and more attention. Based on the traditional principle of frequency meter frequency measurement accuracy will be along with the decline of the measured signal frequency is reduced, the design of the communist party of China puts forward four kinds of design scheme, through the argument finally decided to use equal precision measurement method to complete the design of frequency meter.In this design choose the combination of the AT89C51 single-chip microcomputer and CPLD to implement. The single-chip microcomputer control, the entire measurement circuit test data processing and display output; CPLD main complete frequency measurement function, frequency of measurement range between 1 hz to 1 MHZ, which measurement error in 1 hz; Keyboard signals are processed using single-chip computer AT89C51, it read back from CPLD count data and calculation, the measurement results to display circuit output; 5 LED dynamic display, display circuit used by 1, 74 hc138 decoder and 74 hc573 latch drive five digital tube.Key Words: frequency meter, EDA technologythe, CPLD and single chip microcomputer, such as precision measurementII目录摘要 (I)Abstract (II)第一章概述 ......................................... 错误！未定义书签。
基于FPGA的数字频率计实验报告(能测占空比)
基于FPGA的数字频率计设计学院：专业：班级：姓名：学号：审阅老师：评分：目录一、课程设计目的 (3)二、设计任务 (3)三、功能要求与技术指标 (3)四、数字频率计工作原理概述 (3)五．数字频率计实现方法 (4)六．结论与误差分析 (11)七．VHDL程序： (12)一、课程设计目的熟悉EDA工具，掌握用VHDL语言进行数字系统设计的基本方法和流程，提高工程实践能力。
二、设计任务设计一数字频率计，用VHDL语言描述，用QuartusII工具编译和综合，并在实验板上实现。
三、功能要求与技术指标1.基本功能要求（1）能够测量出方波的频率，其范围50Hz~50KHz。
（2）要求测量的频率绝对误差±5Hz。
（3）将测量出的频率以十进制格式在实验板上的4个数码管上显示。
（4）测量响应时间小于等于10秒。
以上（1）~（4）基本功能要求均需实现。
2.发挥部分（1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。
（2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围0.100KHz~999.9KHz）...可以自定义各档位的范围。
量程选择可以通过按键选择，也可以通过程序自动选择量程。
（3）若是方波能够测量方波的占空比，并通过数码管显示。
以上（1）~（3）发挥功能可选择实现其中的若干项。
四、数字频率计工作原理概述1.数字频率计简介在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
而数字频率计是采用数字电路制成的实现对周期性变化信号的频率的测量。
2.常用频率测量方法：方案一采用周期法。
通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。
基于FPGA的数字频率计的设计
Abstract:The frequency meter with digital frequency meter is directly in the decimal to display the measured signal of the frequency of a measuring instrument. This design in CPLD device with Verilog HDL on its digital frequency meter frequency measurement system, to be able to use the decimal digital display measured the frequency of the signal, able to measure the sine wave, square wave, triangle wave and the frequency of the signal, but also to other a variety of physical quantity measurement. The advantages of small size, high reliability, low power consumption characteristics. Digital frequency plan is a computer, communication equipment, audio video in scientific research production field indispensable measuring instrument. Based on frequency measurement principle and FPGA design thought, this paper presents a new digital frequencymeasurement system, the design of the system Verilog HDL language, using the top-down design thought, system function will take according to the division of the step by step a hierarchical design method. In the specific implementation, with FPGA for central processor to be measured frequency signal sampling period, by calling the macro Quartus II module occupies emptiescompared calculation.
毕业设计 基于fpga的等精度数字频率计的设计
本科生毕业论文题目：基于fpga的等精度数字频率计的设计摘要在电子工程，资源勘探，仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。
频率测量也是电子测量技术中最基本最常见的测量之一。
不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。
基于传统测频原理的频率计的测量精度会随被测信号频率的下降而降低。
本文介绍了一种基于FPGA的等精度数字频率计，它不但具有较高的测量精度，而且在整个测量区域能保持恒定的测量精度。
文章首先介绍了硬件描述语言（HDL）的发展，以VHDL为核心，说明了利用VHDL语言进行设计的步骤。
然后介绍FPGA器件的基本结构和开发流程，接着阐述等精度数字频率计的工作原理以及利用VHDL语言实现数字频率计的具体做法，重点是利用BCD码减法实现的BCD码除法器的设计，最后还利用modelsim软件对其进行了仿真，具体分析验证了此设计的正确性。
关键词：FPGA VHDL 等精度BCD码除法AbstractCymometer is a necessary measure tool for technical engineers in electronic engineering , resource exploration and apparatus using . frequency mesure is one of the most essential and the most common mesure of electronic mesure technology . many physical quantities’ mesure , such as rotate speed , vibration frequency’s mesure , is related with or can be transformed into frequency mesure.The precision of cymometer based on traditional frequency-testing theory will decrese when the measured frequency becomes lower. this article introduces a cymometer of same-precision based on FPGA. The cymometer not only has high precision, but also its precision doesn’t decrese when the measured frequency becomes lower.This article first introduces the development of HDL , focusing on VHDL , present the step of design of VHDL . then it introduces the basic structure and the develop flow of FPGA device . in the end , it introduces the theory of cymometer and the specific implement of cymometer based on VHDL , emphasizing the theory of implementing BCD division. the function simulation and logic synthesis also come out, showing the correction of the design .Keywords: FPGA VHDL same-precision BCD division目录第一章前言............................................................................................................... 错误!未定义书签。
基于CPLD的频率计设计_毕业设计论文 精品
本科生毕业设计基于CPLD的频率计设计Design of the Frequency Meter based on CPLD学生姓名专业学号指导教师学院毕业设计（论文）原创承诺书1．本人承诺：所呈交的毕业设计（论文）《基于CPLD的频率计设计》，是认真学习理解学校的《长春理工大学本科毕业设计（论文）工作条例》后，在教师的指导下，保质保量独立地完成了任务书中规定的内容，不弄虚作假，不抄袭别人的工作内容。
2．本人在毕业设计（论文）中引用他人的观点和研究成果，均在文中加以注释或以参考文献形式列出，对本文的研究工作做出重要贡献的个人和集体均已在文中注明。
3．在毕业设计（论文）中对侵犯任何方面知识产权的行为，由本人承担相应的法律责任。
4．本人完全了解学校关于保存、使用毕业设计（论文）的规定，即：按照学校要求提交论文和相关材料的印刷本和电子版本；同意学校保留毕业设计（论文）的复印件和电子版本，允许被查阅和借阅；学校可以采用影印、缩印或其他复制手段保存毕业设计（论文），可以公布其中的全部或部分内容。
以上承诺的法律结果将完全由本人承担！作者签名：• 年•• 月•••日摘要频率测量是电子测量领域最基本也是最重要的测量之一。
但基于传统测频原理的频率计在测频时测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性。
因此，本文提出了一种基于CPLD的数字频率计的设计方法。
该设计电路简洁，软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入，把CPLD具有的编程灵活，适用范围宽，价格大众化等优点用于实现频率计的设计。
该频率计采用先进的EDA技术及自上而下的设计，使用流行的VHDL语言编程，并在Max+plusII软件平台上进行编译仿真。
经过硬件调试和软件仿真后结果证明此设计方案符合毕设要求和技术参数。
关键词：频率计 EDA技术 CPLDABSTRACTFrequency measurement is the most basic electronic and also one of the most important measure in the measurement field. But the accuracy of frequency meter which is based on the traditional principle will vary depending on the measured signal frequency and the lower, has great limitations in the practical in frequency measurement. Therefore, this article puts forward a design method of digital frequency meter based on CPLD. The advantage such as the CPLD programming flexibility, wide applicable scope, and the popular price etc, are used to implement the frequency meter design by the simple circuit design, the fully excavate of software potential, the precision in low frequency measurement, and the effectively prevent of the invasion of the interference. The frequency meter design which is from top to bottom adopts the advanced EDA technology and popular VHDL language programming, and compiling on Max + plusII software platform simulation.Key words: frequency meter; EDA; CPLD目录摘要 (I)ABSTRACT .......................................................... I I 第1章绪论 .. (1)1.1背景 (1)1.2频率计设计的目的和意义 (1)1.3论文所做的工作及研究内容 (2)第2章设计环境介绍 (3)2.1EDA技术的发展及VHDL简介 (3)2.1.1 EDA技术的发展 (3)2.1.2 VHDL简介 (3)2.1.3 CPLD器件及其特点 (4)2.2基于EDA的CPLD/FPGA设计流程 (4)2.2.1 设计输入 (4)2.2.2 综合 (5)2.2.3 适配 (5)2.2.4 时序仿真与功能仿真 (5)2.2.5 编程下载 (5)2.2.6 硬件测试 (5)2.3M AX+P LUSⅡ开发工具 (6)2.3.1 Max+PlusⅡ开发系统的特点 (6)2.3.2 Max+PlusⅡ的功能 (6)2.3.3 Max+PlusⅡ的设计过程 (6)第3章频率计的设计原理及方案 (8)3.1频率计的设计原理 (8)3.1.1 直接测频法原理 (9)3.1.2 等精度测频法原理 (9)3.2频率计的设计方案 (10)3.2.1 基于直接测频法的设计方案 (10)3.2.2 基于等精度测频法的设计方案 (11)第4章频率计硬件与软件 (14)4.1频率计硬件 (14)4.1.1 电源部分 (14)4.1.2 整形部分 (15)4.1.3 CPLD芯片 (15)4.1.4 显示部分 (16)4.1.5 键盘部分 (17)4.2频率计软件 (18)4.2.1 分频器模块 (18)4.2.2 闸门定时模块 (19)4.2.3 测频控制信号发生器模块 (20)4.2.4 计数器模块 (22)4.2.5 锁存器模块 (23)4.2.6 显示模块 (24)第5章调试 (25)5.1硬件调试 (25)5.1.1 静态调试 (25)5.1.2 连机仿真、在线动态调试 (25)5.2软件调试 (26)参考文献 (28)致谢 (29)附录1 设计源程序 (30)直接测频法 (30)等精度测频法 (33)附录2 电路图 (44)基于CPLD的频率计顶层电路设计图（1）---直接测频法 (44)基于CPLD的频率计顶层电路设计图（2）---等精度测频法 (45)基于CPLD的频率计硬件电路设计图（3）---直接测频法 (46)基于CPLD的频率计硬件电路设计图（4）---等精度测频法 (47)第1章绪论1.1 背景20世纪后期，随着信息技术、电子技术的飞速发展，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会信息化程度的大大提高和社会生产力的发展。
FreqMeter
随着高速数字电路的快速发展，FPGA 与 CPLD 在数字处理中的应用也日益 广泛。本设计通过使用 Xilinx 的 FPGA 来完成数字频率计的设计，加强对 FPGA 与 VHDL 的理解。
二、 项目任务与设计思路
1. 任务 1) 设计出符合要求的解决方案 2) 设计出各个功能模块 3) 利用 ModelSim 对各功能模块及整体进行仿真 4) 在 FPGA 实验板上实现设计 5) 撰写设计报告
numin4 : in STD_LOGIC_VECTOR (3 downto 0); numin5 : in STD_LOGIC_VECTOR (3 downto 0); numin6 : in STD_LOGIC_VECTOR (3 downto 0); numout1 : out STD_LOGIC_VECTOR (3 downto 0); numout2 : out STD_LOGIC_VECTOR (3 downto 0); numout3 : out STD_LOGIC_VECTOR (3 downto 0); numout4 : out STD_LOGIC_VECTOR (3 downto 0); numout5 : out STD_LOGIC_VECTOR (3 downto 0); numout6 : out STD_LOGIC_VECTOR (3 downto 0)); end component latch; component multi is Port ( f_scan : in STD_LOGIC; q_over : in STD_LOGIC; value1 : in STD_LOGIC_vector(3 downto 0); value2 : in STD_LOGIC_vector(3 downto 0); value3 : in STD_LOGIC_vector(3 downto 0); value4 : in STD_LOGIC_vector(3 downto 0); value5 : in STD_LOGIC_vector(3 downto 0); value6 : in STD_LOGIC_vector(3 downto 0); se1 : in STD_LOGIC; se10 : in STD_LOGIC; se100 : in STD_LOGIC; led_value : out STD_LOGIC_VECTOR (6 downto 0); led_sel :out std_logic_vector(2 downto 0); dp : out STD_LOGIC; over:out std_logic); end component multi; component selc is Port ( se1 : in STD_LOGIC; se10 : in STD_LOGIC; se100 : in STD_LOGIC; f1 : in STD_LOGIC; f10 : in STD_LOGIC; f100 : in STD_LOGIC; fref : out STD_LOGIC); end component selc; component control is Port ( Bsignal : in STD_LOGIC; gate : out STD_LOGIC; reset : out STD_LOGIC; latch : out STD_LOGIC); end component control; signal f1_temp,f10_temp,f100_temp,f1k_temp,fref_temp:std_logic:='0'; signal latch_temp,gate_temp,reset_temp:std_logic:='0';
基于CPLD数字频率计的设计
山东理工大学毕业设计（论文）题目：基于CPLD的频率计设计学院：电气与电子工程学院专业：电子信息工程学生姓名：***指导教师：**毕业设计（论文）时间：二О一О年 3月 1 日～ 6 月17 日共16 周摘要本文主要论述了利用CPLD进行测频计数，单片机实施控制实现多功能频率计的设计过程。
该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。
等精度的测量方法不但具有较高的测量精度，而且在整个频率区域保持恒定的测试精度。
该频率计利用CPLD来实现频率、周期、脉宽和占空比的测量计数。
利用单片机完成整个测量电路的测试控制、数据处理和显示输出。
并详细论述了硬件电路的组成和单片机的软件控制流程。
其中硬件电路包括键控制模块、显示模块、输入信号整形模块以及单片机和CPLD主控模块。
本文详细论述了系统自上而下的设计方法及各部分硬件电路组成及单片机、CPLD的软件编程设计。
使用以GW48-CK EDA实验开发系统为主的实验环境下进行了仿真和验证，达到了较高的测量精度。
关键词: 频率计，EDA技术，CPLD，单片机IAbstractThis article discusses the use of frequency counts for CPLD, microcontroller control to achieve the implementation of the design process of multi-frequency meter. The use of such precision frequency meter design ways to overcome the traditional frequency measurement based on the principle of the measurement precision frequency meter with a decline in the measured signal frequency decreases the shortcomings. And other precision measurement method not only has high accuracy, but in the entire frequency region to maintain a constant precision. The frequency meter using CPLD to implement the frequency, period, pulse width and duty cycle measurement count .I used SUM complete the measurement circuit control, data processing and display output. Then I discussed about the composition of hardware and microcontroller software control flow. The hardware circuit includes key control module, display module, the input signal shaping module and MCU and CPLD control module.This paper has particularly described the top-to-bottom design method of the system, the circuit composite of the hardware and the software program device of CPLD and single chip computer. Under the test environment of the system developed by GW48-CK EDA experiment, the precision and velocity of the measurement have been obtained after the simulation and the test of the hardware.KEYWORDS: Frequency meter, EDA technique, CPLD, Single chip computerII目录摘要 (I)Abstract (II)目录 (III)第一章引言 (1)第二章测量原理及其性能指标 (2)2.1测量原理 (2)2.2 系统设计指标 (3)第三章硬件电路设计 (4)3.1 系统顶层电路设计 (4)3.2 测频模块的工作原理及设计 (5)3.2.1 CPLD的结构与功能介绍 (5)3.2.2 CPLD测频专用模块逻辑设计 (6)3.3 单片机主控模块 (10)3.3.1 AT89C51单片机性能 (10)3.3.2 单片机控制电路 (12)3.4 外围电路设计 (14)3.4.1 键盘接口电路 (14)3.4.2 显示电路 (15)3.4.3 电源模块 (15)3.4.4 其他电路 (16)第四章软件设计 (17)4.1 VHDL语言 (17)4.1.1 VHDL简介 (17)4.1.2 VHDL程序设计 (18)4.1.3 VHDL的设计方法 (18)4.2 本系统CPLD模块的设计 (20)4.2.1程序设计步骤: (20)4.2.2 本系统CPLD模块的顶层设计 (21)III4.3 单片机的汇编语言编程 (25)第五章实验测试及误差分析 (30)5.1实验测试的方法 (30)5.2 系统的硬件验证 (30)5.3 系统误差分析 (31)结论 (33)参考文献 (34)致谢 (35)IV第一章引言第一章引言测频一直以来都是电子和通讯系统工作的重要手段之一。
基于 fpga 的数字频率计的设计与实现
基于 FPGA 的数字频率计的设计与实现随着现代科技的不断发展，我们对数字信号处理的需求也越来越高。
数字频率计作为一种用来测量信号频率的仪器，在许多领域有着广泛的应用，包括无线通信、雷达系统、声音处理等。
在这些应用中，精确、高速的频率测量常常是至关重要的。
而基于 FPGA 的数字频率计正是利用了 FPGA 高速并行处理的特点，能够实现高速、精确的频率计算，因此受到了广泛关注。
本文将从设计思路、硬件实现和软件调试三个方面，对基于 FPGA 的数字频率计的设计与实现进行详细讲解。
一、设计思路1.1 频率计原理数字频率计的基本原理是通过对信号进行数字化，然后用计数器来记录单位时间内信号的周期数，最后根据计数器的数值和单位时间来计算信号的频率。
在 FPGA 中，可以通过硬件逻辑来实现这一过程，从而实现高速的频率计算。
1.2 FPGA 的优势FPGA 作为一种可编程逻辑器件，具有并行处理能力强、时钟频率高、资源丰富等优点。
这些特点使得 FPGA 在数字频率计的实现中具有天然的优势，能够实现高速、精确的频率测量。
1.3 设计方案在设计数字频率计时，可以采用过采样的方法，即对输入信号进行过取样，得到更高精度的测量结果。
还可以结合 PLL 锁相环等技术，对输入信号进行同步、滤波处理，提高频率测量的准确性和稳定性。
二、硬件实现2.1 信号采集在 FPGA 中，通常采用外部 ADC 转换芯片来对输入信号进行模数转换。
通过合理的采样率和分辨率设置，可以保证对输入信号进行精确的数字化处理。
2.2 计数器设计频率计最关键的部分就是计数器的设计。
在 FPGA 中，可以利用计数器模块对输入信号进行计数，并将计数结果送入逻辑单元进行进一步的处理。
2.3 频率计算通过对计数结果进行适当的处理和归一化，可以得到最终的信号频率。
在这一过程中，需要注意处理溢出、误差校正等问题，以保证频率测量的准确性和稳定性。
三、软件调试3.1 FPGA 开发环境在进行基于 FPGA 的数字频率计设计时，可以选择常见的开发工具，例如 Xilinx Vivado 或 Quartus II 等。
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第2卷第6期2002年11月浙江树人大学学报JOURNAL OF ZHEJIANG S HURE N UNIVERSITYVol.2,No.6Nov.2002收稿日期:2002-01-06作者简介:1.唐颖(1955-),女,上海人,副教授,电子设计自动化、单片机等教学与研究;2.阮文海(1955-),男,浙江温岭人,副教授.基于FPGA/CPLD 芯片的数字频率计设计唐 颖1 阮文海2(1.浙江树人大学信息科技学院,浙江杭州 310015;2.浙江树人大学轻工与环保学院,浙江杭州 310015)摘 要:详细论述了利用VHDL 硬件描述语言设计,并在EDA (电子设计自动化)工具的帮助下,用大规模可编程逻辑器件(FPGA/CPLD)实现数字频率计的设计原理及相关程序。
特点是:无论底层还是顶层文件均用VHDL 语言编写,避免了用电路图形式设计时所引起的毛刺现象;改变了以往数字电路小规模多器件组合的设计方法,整个频率计设计在一块FPGA/CPLD 芯片上,与用其他方法做成的频率计相比,体积更小,性能更可靠。
关键词:数字频率计;电子设计自动化;大规模可编程逻辑器中图分类号:TM935.13+3文献标识码:A文章编号:1671-2714(2002)06-0061-050 引 言FPGA/CPLD 是一种新兴的高密度大规模可编程逻辑器件,它具有门阵列的高密度和PLD 器件的灵活性和易用性,目前已成为一类主要的可编程器件。
可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构,能随时进行设计调整而满足产品升级。
使得硬件的设计可以如软件设计一样方便快捷,从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计观念,使电子设计的技术操作和系统构成在整体上发生了质的飞跃。
采用FPGA/CPLD 可编程器件,可利用计算机软件的方式对目标器件进行设计,而以硬件的形式实现。
既定的系统功能,在设计过程中,可根据需要随时改变器件的内部逻辑功能和管脚的信号方式,借助于大规模集成的FPGA/CPLD 和高效的设计软件,用户不仅可通过直接对芯片结构的设计实行多种数字逻辑系统功能,而且由于管脚定义的灵活性,大大减轻了电路图设计和电路板设计的工作量及难度,同时,这种基于可编程芯片的设计大大减少了系统芯片的数量,缩小了系统的体积,提高了系统的可靠性。
EDA(电子设计自动化)技术就是以计算机为工具,在EDA 软件平台上,对以硬件描述语言HDL 为系统逻辑描述手段完成的设计文件,自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真,直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作(本文选用的开发工具为Altera 公司的MAX+PLUS )。
EDA 的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作,大大提高了大规模系统电子设计的自动化程度。
设计者的工作仅限于利用软件方式,即利用硬件描述语言(如VHDL)来完成对系统硬件功能的描述,在EDA 工具的帮助下就可以得到最后的设计结果,这使得对整个硬件系统的设计和修改过程如同完成软件设计一样方便、高效。
基于EDA 技术的设计方法为 自顶向下!设计,其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言,在系统的基本功能或行为级上对设计的产品进行行为描述和定义,结合多层次的仿真技术,在确保设计的可行性与正确性的前提下,完成功能确认。
然后利用EDA 工具的逻辑综合功能,把功能描述转换为某一具体目标芯片的网表文件,经编程器下载到可编程目标芯片中(如FPGA 芯片),使该芯片能够实现设计要求的功能。
这样,一块芯片就是一个数字电路系统。
使电路系统体积大大减小,可靠性得到提高。
1 频率计的工作原理本文要设计一个8位十进制数字频率计,需要由四种器件来组成,即:测频控制信号发生器(ZPKZ H)、有时钟使能的十进制计数器(JSH10)、32位锁存器(SC Q32B)、7段显示译码器(LED7)。
因为是8位十进制数字频率计,所以计数器JSH10需用8个,7段显示译码器LED7也需用8个。
频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
为此,测频控制信号发生器ZPKZ H 应设置一个控制信号时钟C LK,一个计数使能信号输出端JSEN 、一个与JSEN 输出信号反向的锁存输出信号SCXH 、和清零输出信号CLR_JSH 。
如C LK 的输入频率为1HZ,则输出信号端JSEN 输出一个脉宽恰好为1秒的周期信号,可以作为闸门信号用。
由它对频率计的每一个计数器的使能端进行同步控制。
当JSE N 高电平时允许计数,低电平时停止计数,并保持所计的数。
在停止计数期间,锁存信号SCXH 的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器SCQ32B,由7段译码器译出并稳定显示。
设置锁存器的好处是,显示的数据稳定,不会由于周期性的清零信号而不断闪烁。
锁存信号之后,清零信号CLR -JSH 对计数器进行清零。
为下1秒钟的计数操作作准备。
测频控制信号发生器的工作时序如图1示。
图1 测频控制信号发生器的工作时序图电路设计原理框图如图2所示:图2 电路设计原理框图62浙江树人大学学报2002年2 用VHDL 语言设计频率计VHDL(VHSIC Hardware Description Language)即超高速集成电路硬件描述语言。
若按传统的设计方法,完成这个频率计需用上述的四种器件共计十几块芯片构成,不仅体积大,而且因外接引脚多,影响可靠性。
而采用E DA 技术,整个设计分仅两步:第一步,在MAX+PLUS 开发工具中,先用VHDL 语言分别编写出以上四种器件的文本文件(称为底层文件),并将它们分别转换成相应的器件,然后分别进行时序仿真,使每个器件的时序仿真结果与设计要求一致;第二步,将这四种器件共十几块芯片按电路设计图连接起来,形成顶层文件后进行整个系统的综合,并将整个频率计作为一个器件进行时序仿真。
下面分步给出设计过程。
2.1 频率计所需四种器件的VHDL 文件(频率计的底层文件)及波形仿真结果2.1.1 带时钟使能十进制计数器JSH10LIBRARY IEE E;USE IEEE.STD -LOGIC -1164.AL L;USE IEEE.STD -LOGIC -UNSIGNE D.ALL;ENTI TY JSH10ISPORT (CL K:IN ST D -L OGIC;C LR:I N STD -L OGI C;E NA:I N STD -LOGIC;C Q:OUT S TD -L OGIC -VEC TOR(3DOW NTO 0);C ARRY -OUT:OUT S TD -L OGIC);END JS H10;ARC HITE CT URE be ha v OF JSH10ISSIGNAL C QI:STD -LOGI C -VEC TOR(3DOW NTO 0);BE GINP ROCE SS(CL K,CL R,ENA)B EGI NIF CL R=∀1∀T HEN CQI #= 0000!;EL SI F CL K ∀E VENT AND CL K=∀1∀T HENI F ENA=∀1∀T HEN I F CQI # 1001!THE N CQI #=C QI+1;ELSE CQI #= 0000!;E ND IF;END IF;END IF;END PROCESS;PROCESS(C QI)B EGINI F CQI= 1001!T HEN C ARRY -OUT #=∀1∀;ELSE CARRY -OUT #=∀0∀;END IF;END PROCESS;CQ #=CQI;END be hav;波形仿真见图3。
图3 带时钟使能十进制计数器的波形仿真图2.1.2 测频控制信号发生器ZPKZHLIBR ARY IEE E;USE IEE E.ST D -LOGIC -_1164.AL L;USE IEE E.ST D -LOGIC -UNSIGNED.ALL ;ENTI TY Z PKZ H I SPORT (CL K:IN ST D -L OGIC;TST EN:OUT STD -L OGIC;C LR -C NT:O UT ST D -LOGIC;l oad:O UT ST D -LOGIC);END Z PKZ H;ARC HITE CT URE be hav OF Z P KZ H IS SIGNAL DI V2CL K:STD -LOGIC;BEGINP ROCESS(CL K)BE GINIF CL K ∀EVENT AND C LK=∀1∀THE N DIV2C LK #=NOT DIV2C LK;END IF;END PROCESS;PROCESS(C LK,DIV2CL K)B EGINI F CL K=∀0∀AND DIV2C LK=∀0∀THE NCL R -JS H #=∀1∀;ELSE CL R -JS H #=∀0∀;END IF;END PROCESS;SC XH #=NOT DIV2C LK;JSE N #=DIV2C LK;END be hav;波形仿真见图4。
图4 测频控制信号发生器波形仿真图63第6期唐 颖,阮文海:基于FPGA/CPLD 芯片的数字频率计设计2.1.3 32位锁存器SC Q32BLIBR ARY IEE E;USE IEE E.ST D -LOGIC -1164.AL L;ENTI TY SCQ32B ISPORT(SCXH:I N STD -LOGI C;DI N:I N STD -LOGIC -VEC TOR(31DOW NTO 0);DOUT :OUT STD -LOGIC -VEC TOR(31DOW NTO 0));END SCQ32B;ARC HIT ECT URE behav OF SCQ32B IS BEGINPROCESS(SC XH,DIN)B EGI N IF SCX H ∀E VE NT AND SCX H =∀1∀THE N DOUT #=DIN;END IF;END P ROC ESS;END behav;2.1.4 7段显示译码器LED7LIBR ARY IEE E;USE IEE E.ST D -LOGIC -1164.AL L;USE IEE E.ST D -LOGIC -UNSIGNED.ALL ;ENTI TY L ED7ISPORT(SI N:I N STD -LOGI C -VEC TOR(3DOW NTO 0);DOUT :OUT STD -LOGIC -VEC TOR(6DOW NTO 0));END L ED7;ARC HIT ECT URE behav OF LE D7ISB EGI NPROCESS(SI N)B EGINCASE SIN ISWHE N 0000!=∃DOUT #= 0111111!;WHE N 0001!=∃DOUT #= 0000110!;WHE N 0010!=∃DOUT #= 1011011!;WHE N 0011!=∃DOUT #= 1001111!;WHE N 0100!=∃DOUT #= 1100110!;WHE N 0101!=∃DOUT #= 1101101!;WHE N 0110!=∃DOUT #= 1111101!;WHE N 0111!=∃DOUT #= 0000111!;WHE N 1000!=∃DOUT #= 1111111!;WHE N 1001!=∃DOUT #= 1101111!;WHE N 1010!=∃DOUT #= 1110111!;WHE N 1011!=∃DOUT #= 1111100!;WHE N 1100!=∃DOUT #= 0111001!;WHE N 1101!=∃DOUT #= 1011110!;WHE N 1110!=∃DOUT #= 1111001!;WHE N 1111!=∃DOUT #= 1110001!;WHE N OT HERS=∃DOUT #= 0000000!;END CASE;END PROCESS;END be hav;波形仿真见图5。