简易数字频率计设计实验报告1赵勇

简易数字频率计设计实验报告1赵勇
简易数字频率计设计实验报告1赵勇

南理工紫金学院课题实验设计报告学生姓名:赵勇

学号:100405268

专业:电气工程及其自动化

题目:电子综合应用实践:

简易数字频率计设计

课程设计任务书

1.设计目的:

针对电子线路课程要求,对学生进行实用型电子线路设计、安装、调试等各环节的综合性训练,培养学生运用课程中所学的理论与实践紧密结合,独立地解决实际问题的能力。

2.设计内容和要求(包括原始数据、技术参数、条件、设计要求等):

设计内容:设计一个数字频率计。

设计要求及技术指标:

①频率测量范围1Hz~10kHz;

②数字显示位数:2位数字显示;

③被测信号幅度:峰-峰值0.3~5v(正弦波、三角波、方波)。

3.设计工作任务及工作量的要求〔包括课程设计计算说明书(论文)、图纸、实物样品等〕:

1电路原理图.

2仿真结果.

3课程设计说明书.

课程设计任务书

4.设计成果形式及要求:

1电路原理图

2课程设计说明书

5.工作计划及进度:

2012年

10月15日:听理论课,查阅相关资料。

10月16日;初步仿真,构出大体思想。

10月17日:继续完善自己的电路图。

10月18日~10月19日:按照仿真电路做出实物。

10月20日~10月21日:验收结果。

10月22日~10月24日:撰写实验报告。

设计说明书应包括以下主要内容:

(1)封面:课程设计题目、班级、姓名

(2)设计任务书

(3)目录

(4)设计方案简介

(5)设计条件及主要参数表

(6)设计主要参数计算

(7)设计结果

(8)设计评述,设计者对本设计的评述及通过设计的收获体会

目录

第一章设计要求.....................................................................................................................

整体功能要求.......................................................................................................

系统结构要求.......................................................................................................

测试指标...............................................................................................................

第二章整体方案设计...............................................................................................................

2.1算法设计.......................................................................................................

2.2整体方框图及原理.......................................................................................

第三章单元电路设计.................................................................................................................

3.1模电部分设计...............................................................................................

3.2数电部分设计................................................................................................

第四章测试与调整.....................................................................................................................

4.1模拟电路的调测...........................................................................................

4.2数字电路的调测...........................................................................................

第五章设计小结.........................................................................................................................

5.1设计任务完成情况.......................................................................................

5.2心得体会........................................................................................................

第一章设计要求

1.整体功能要求

频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。

2.系统结构要求

数字频率计的整体结构要求如图所示。图中被测信号为外部信号,送入测量电路进行处理、测量,档位转换用于选择测试的项目------频率、周期或脉宽,若测量频率则进一步选择档位。

被测信号

显示电路

测量电路

数字频率计整体方案结构方框图

3.测试指标

3.1被测信号波形:正弦波、三角波和矩形波。

频率:1Hz~10kHz

3.2幅度:峰-峰值0.3~5v

3.3频率计通带:100Hz~2kHz。

3.4量程范围:0~99

3.5闸门时间:1s

3.6采样时间:》=2s

3.7实现自动通频,自动清零,数据显示和保持功能。

第二章整体方案设计

2.1算法设计

频率是周期信号每秒钟内所含的周期数值。可根据这一定义采用如图2-1所示的算法。图2-2是根据算法构建的方框图。

被测信号图2-2频率测量算法对应的方框图在测试电路中设置一个闸门产生电路,用于产生脉冲宽度为1s 的闸门信号。该闸门信号控制闸门电路的导通与开断。让被测信号送入闸门电路,当1s 闸门脉冲到来时闸门导通,被测信号通过闸门并到达后面的计数电路(计数电路用以计算被测输入信号的周期数),当1s 闸门结束时,闸门再次关闭,此时计数器记录的周期个数为1s 内被测信号的周期个数,即为被测信号的频率。测量频率的误差与闸门信号的精度直接相关,因此,为保证在1s 内被测信号的周期量误差在103量级,则要求闸门信号的精度为10量级。输入电路闸门计数电路

显示电路

闸门产生

2.2整体方框图及原理

被测信号放大电路滤波电路整形电路

计数电路译码电路显示

清零电路时基电路

闸门电

输入电路:由于输入的信号可以是正弦波,三角波。而后面的闸门或计数电路要求被测信号为矩形波,所以需要设计一个整形电路则在测量的时候,首先通过整形电路将正弦波或者三角波转化成矩形波。在整形之前由于不清楚被测信号的强弱的情况。所以在通过整形之前通过放大衰减处理。当输入信号电压幅度较大时,通过输入衰减电路将电压幅度降低。当输入信号电压幅度较小时,前级输入衰减为零时若不能驱动后面的整形电路,则调节输入放大的增益,时被测信号得以放大。

频率测量:。被测信号经整形后变为脉冲信号(矩形波或者方波),送入闸门电路,等待时基信号的到来。时基信号由555定时器构成一个较稳定的多谐振荡器,经整形分频后,产生一个标准的时基信号,作为闸门开通的基准时间。被测信号通过闸门,作为计数器的时钟信号,计数器即开始记录时钟的个数,这样就达到了测量频率的目的。

周期测量:测量周期的原理框图2-4.测量周期的方法与测量频率的方法相反,即将被测信号经整形、二分频电路后转变为方波信号。方波信号中的脉冲宽度恰好为被测信号的1个周期。将方波的脉宽作为闸门导通的时间,在闸门导通的时间里,计数器记录标准时基信号通过闸门的重复周期个数。

计数器累计的结果可以换算出被测信号的周期。用时间Tx来表示:Tx=NTs 式中:Tx为被测信号的周期;N为计数器脉冲计数值;Ts为时基信号周期。时基电路:时基信号由555定时器、RC组容件构成多谐振荡器,其两个暂态时间分别为

T1=0.7(Ra+Rb)C T2=0.7RbC

重复周期为T=T1+T2。由于被测信号范围为1Hz~1MHz,如果只采用一种闸门脉冲信号,则只能是10s脉冲宽度的闸门信号,若被测信号为较高频率,计数电路的位数要很多,而且测量时间过长会给用户带来不便,所以可将频率范围设为几档:1Hz~999Hz档采用1s闸门脉宽;0.01kHz~9.99kHz档采用0.1s闸门脉宽;0.1kHz~99.9kHz档采用0.01s闸门脉宽。多谐振荡器经二级10分频电路后,可提取因档位变化所需的闸门时间1ms、0.1ms、0.01ms。闸门时间要求非常准确,它直接影响到测量精度,在要求高精度、高稳定度的场合,通常用晶体振荡器作为标准时基信号。在实验中我们采用的就是前一种方案。在电路中引进电位器来调节振荡器产生的频率。使得能够产生1kHz 的信号。这对后面的测量精度起到决定性的作用。

计数显示电路:在闸门电路导通的情况下,开始计数被测信号中有多少个上升沿。在计数的时候数码管不显示数字。当计数完成后,此时要使数码管显示计数完成后的数字。

控制电路:控制电路里面要产生计数清零信号和锁存控制信号。如图:

第三章单元电路设计

3.1模电部分设计

图3-1时基电路与分频电路

它由两部分组成:

如图3-1所示,第一部分为555定时器组成的振荡器(即脉冲产生电路),要

求其产生1000Hz的脉冲.振荡器的频率计算公式为:f=1.43/((R1+2*R2)*C),因此,我们可以计算出各个参数通过计算确定了R1取430欧姆,R3取500欧姆,电容取1uF.这样我们得到了比较稳定的脉冲。在R1和R3之间接了一个10K的电位器便于在后面调节使得555能够产生非常接近1KHz的频率。第二部分为分频电路,主要由4518组成(4518的管脚图,功能表及波形图详见附录),因为振荡器产生的是1000Hz的脉冲,也就是其周期是0.001s,而时基信号要求为0.01s、0.1s和1s。4518为双BCD加计数器,由两个相同的同步4级计数器构成,计数器级为D型触发器,具有内部可交换CP和EN线,用于在时钟上升沿或下降沿加计数,在单个运算中,EN输入保持高电平,且在CP上升沿进位,CR线为高电平时清零。计数器在脉动模式可级联,通过将Q3连接至下一计数器的EN输入端可实现级联,同时后者的CP输入保持低电平。

如图3-2所示,555产生的1kHz的信号经过三次分频后得到3个频率分别为100Hz、10Hz和1Hz的方波。

图3-21kHz的方波分频后波形图

3.2闸门电路设计

如图3-3所示,通过74151数据选择器来选择所要的10分频、100分频和1000分频。74151的CBA接拨盘开关来对选频进行控制。当CBA输入001时74151输出的方波的频率是1Hz;当CBA输入010时74151输出的方波的频率是10Hz;当CBA输入011时74151输出的方波的频率是100Hz;这里我们以输出100Hz的信

号为例。分析其通过4017后出现的波形图(4017的管脚图、功能表和波形图详见附录)。4017是5位计数器,具有10个译码输出端,CP,CR,INH输入端,时钟输入端的施密特触发器具有脉冲整形功能,对输入时钟脉冲上升和下降时间无限制,INH为低电平时,计数器清零。100Hz的方波作为4017的CP端,如图3-3,信号通过4017后,从Q1输出的信号高电平的脉宽刚好为100Hz信号的一个周期,相当于将原信号二分频。也就是Q1的输出信号高电平持续的时间为10ms,那么这个信号可以用来导通闸门和关闭闸门。

图3-3闸门电路

图3-4

3.3控制电路设计

通过分析我们知道控制电路这部分是本实验的最为关键和难搞的模块。其中控制模块里面又有几个小的模块,通过控制选择所要测量的东西。比如频率,周期,脉宽。同时控制电路还要产生74160的清零信号,4511的锁存信号。

控制电路。计数电路和译码显示电路详细的电路如图3-5所示。当74153的CBA 接001、010、011的时候电路实现的是测量被测信号频率的功能。当74153的CBA接100的时候实现的是测量被测信号周期的功能。当74153的CBA接101的时候实现的是测量被测信号脉宽的功能。图3-6是测试被测信号频率时的计数器

CP信号波形、PT端输入波形、CLR段清零信号波形、4511锁存端波形图。其中第一个波形是被测信号的波形图、第二个是PT端输入信号的波形图、第三个是计数器的清零信号。第四个是锁存信号。PT是高电平的时候计数器开始工作。CLR为低电平的时候,计数器清零。根据图得知在计数之前对计数器进行了清零。根据4511(4511的管脚图和功能表详见附录)的功能表可以知道,当锁存信号为高电平的时候,4511不送数。如果不让4511锁存的话,那么计数器输出的信号一直往数码管里送。由于在计数,那么数码管上面一直显示数字,由于频率大,那么会发现数字一直在闪动。那么通过锁存信号可以实现计数的时候让数码管不显示,计完数后,让数码管显示计数器计到的数字的功能。根据图可以看到,当PT到达下降沿的时候,此时4511的LE端的输入信号也刚好到达下降沿。

由于multsisim软件篇幅的关系。时基电路产生的信号直接用信号发生器来代替。图中电路1K的信号经过分频后选择的是100Hz的信号为基准信号。那么这个电路实现测量频率的范围是0.01KHz~9.99KHz的信号的频率。同时控制电路也实现了对被测信号的周期和脉宽的测量。当CBA的取一定的值,电路实现一定的测量功能。

第四章测试与调整

4.1时基电路的调测

首先调测时基信号,通过555定时器、RC阻容件构成多谐振荡器的两个暂态时间公式,选择R1=8.2K?,R2=5.1K?,C=0.01μF。把555产生的信号接到示波器中,调节电位器使得输出的信号的频率为1KHz。同时输出信号的频率也要稳定。测完后,下面测试分频后的频率,分别接一级分频、二级分频、三级分频的输出端,测试其信号。测出来的信号频率和理论值很接近。由于是将示波器的测量端分别测量每个原件的输出端。下面我在实验中把74151和拨盘开关接好,通过拨盘开关来控制74151的输出信号,把示波器的测量端接74151的输出端。在CBA取三个不同的高低电平时,得到三个不同频率的信号。具体的波形图见图3-2所示。这里就不再重复了。这样,时基电路这部分就测试完毕,没有问题

了。

4.2显示电路的调测

由于在设计过程中,控制电路这部分比较难,要花时间在上面设计电路。为了节约时间,我在课程设计的过程中就先连接后面的显示电路和计数电路。首先是对数码管(数码管的管脚图和功能表详见附录)的显示进行了调测。

图4-1显示电路调测连接图

如图4-1所示接好显示电路(这里就只给出一个数码管说明一下)。然后将4511的5端接地。然后给4511的6、2、1、7端分别接高低电平,数码管就会显示对应的数字。比如6217分别接1000,那么数码管就对应显示数字8.同样,还有两个数码管也按上图接好。接好后的测试方法同上。这样,显示电路也就搞好了。

4-3计数电路的调测

将74160的PT端,~CLR端,~LD端都接高电平,3个74160级联,构成异步十进制计数器。同时4511的5端要接0,在调测的过程中,我忘记将其置零,导致在后面数码管一直不显示数字。接好后,给最低位的74160一个CP信号。让函数信号发生器产生一个频率适当的方波。这样,计数器就开始计数了。数码管从00~99显示。计数电路就这样搞好了。在调测的过程中,74160的~CLR端,~LD端,4511的5端都是用临时的线连接。因为在后面这些端都是连接控制电路产生清零、锁存信号的输出端。

4.4控制电路的调测

控制电路的连接图如图4-3所示,其中两个74153的BA端分别接了01,4017的输入的CP的频率是100Hz,此时的功能是测量范围是0.1KHz~99.9KHz。

由调试波形可以知道电路设计是正确的。这部分是测量频率的功能。同时控制电路还要实现测量周期和脉宽的功能,在前面已经说明的如何测量周期的算法,它的方法刚好和测量频率的相反,测频率的时候时基信号作为闸门信号,而测量周期是将被测信号作为闸门信号。

测量周期的时候只需将74153的CBA置100就可以实现了。当74153的CBA为100的时候,74153的1Y输出的信号为被测信号,在图中接的是函数信号发生器,它产生的是频率为20Hz的方波。这个信号作为4017的CP信号。根据图4-6可以知道74151的输出的信号是被测信号fx,经过4017后的输出信号信号Q1、Q2的脉宽刚好为fx的周期,这个原理在前面测量频率部分已经介绍过,这里就不再重复了。其中Q1信号非一下,就可以作为74160的~CLR端的清零信号,Q2的信号接74160的PT端作为的闸门信号,在PT一直为高电平的时候计数器计数。PT的高电平持续的时间刚好为fx的周期。在闸门导通的时间,即PT一直为高电平的时候,计数器记录标准时基信号通过闸门的重复周期个数。计数器累计的结果可以换算出被测信号的周期,用时间Tx来表示:

Tx=NTs

式中:Tx为被测信号的周期;

N为计数器脉冲计数值;

Ts为时钟信号周期。

根据Ts=1ms,N=50.可以知道被测信号的周期为50ms,在电路中我们给出被测信号的频率为20Hz。那么测量的结果和理论值是一样的。以上是对被测信号周期测量的部分。调测过程中电路的输入输出波形图见图4-7,其中的控制计数器计数的原理和测量频率所用的方法一样。

最后是测量脉宽部分的调测。测量脉冲宽度的原理与测量周期的原理十分相似。所不同的是,它直接用整形后的脉冲信号的宽度tw作为闸门的导通时间。在闸门导通的时间内,测量时基信号的重复周期,并由式tw=NTs得出脉冲宽度值。如图4-8所示,与图4-7对比一下,会发现PT信号,~CLR端信号,锁存信号的脉宽为4-7图中对应的波形脉宽的一半。那么最终数码管显示的数字应该是25.实际的测量值也与理论值非常接近。那么到此,整个控制电路部分实现的控制功能都已经实现了。到这里,会发现控制电路这个模块在这个课程设计中占的分量。也是整个设计过程的精华所在。把控制电路这部分搞定,那么本次的课程设计也就基本完成了。

第五章设计小结

5.1设计任务完成情况

通过为期一周的课程设计,完成了本次设计的技术指标,刚开始设计的时候,由于控制电路这部分比较难搞定,所以在连接电路的时候,就会停下来设计控制

电路,为了提高效率,在实际的操作中,先连好时基电路,分频电路测试通过后,再把显示电路和计数电路连好,调测符合要求。最后搞定控制电路的连接。最后完成的一块电路板,它所实现的功能就是可以测被测信号的频率,周期和脉宽。在调测的过程中发现测量频率时,档位在1Hz~10kHz,最终得到的结果的误差稍微大了点,其他的测量结果非常接近测量值。

5.2心得体会

本次实习让我们体会到设计电路、连接电路、调测电路过程中的乐苦与甜。设计是我们将来必需的技能,这次实习恰恰给我们提供了一个应用自己所学知识的机会,从到图书馆查找资料到对电路的设计对电路的调试再到最后电路的成型,都对我所学的知识进行了检验。在实习的过程中发现了以前学的数字电路的知识掌握的不牢。同时在设计的过程中,遇到了一些以前没有见到过的元件,但是通过查找资料来学习这些元件的功能和使用。制作过程是一个考验人耐心的过程,不能有丝毫的急躁,马虎,对电路的调试要一步一步来,不能急躁,因为是在电脑上调试,比较慢,又要求我们有一个比较正确的调试方法,像把频率调准等等。这又要我们要灵活处理,在不影响试验的前提下可以加快进度。合理的分配时间。在设计控制电路的时候,我们可以连接译码显示和计数电路,这样就加快了完成的进度。最重要的是要熟练地掌握课本上的知识,这样才能对试验中出现的问题进行分析解决。

集成电路设计实验报告

集成电路设计 实验报告 时间:2011年12月

实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二:实验内容 使用schematic软件,设计出D触发器,设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name:一栏中填入用户名,在Host:中填入IP地址,在Password:一栏中填入 用户密码,在protocol:中选择telnet类型 3、点击菜单上的Run!,即可进入该用户unix界面 4、系统中用户名为“test9”,密码为test123456 5、在命令行中(提示符后,如:test22>)键入以下命令 icfb&↙(回车键),其中& 表示后台工作,调出Cadence软件。 出现的主窗口所示: 6、建立库(library):窗口分Library和Technology File两部分。Library部分有Name和Directory 两项,分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图,Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据(即要建立除了schematic外的一些view),则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell):在Library Name中选择存放新文件的库,在Cell Name中输 入名称,然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟),在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

简易数字频率计设计

简易数字频率计设计报告 设计内容: 1、测量信号:方波、正弦波、三角波; 2、测量频率范围: 1Hz~9999Hz; 3、显示方式:4位十进制数显示; 4、时基电路由由555构成的多谐振荡器产生(当标准时间的精度要求较高时,应通过晶体振荡器分频获得); 5、当被测信号的频率超出测量范围时,报警。 设计报告书写格式: 1、选题介绍和设计系统实现的功能; 2、系统设计结构框图及原理; 3、采用芯片简介; 4、设计的完整电路以及仿真结果; 5、Protel绘制的电路原理图; 6、制作的PCB; 7、课程设计过程心得体会(负责了哪些内容、学到了什么、遇到的难题及解决方法等)。 电子课程设计过程: 系统设计→在Multisim2001下仿真→应用Protel 99SE绘制电路原理图→制作PCB →撰写设计报告

简易数字频率计课程设计报告 第一章技术指标 1.1整体功能要求 1.2系统结构要求 1.3电气指标 1.4扩展指标 1.5设计条件 第二章整体方案设计 2.1 算法设计 2.2 整体方框图及原理 第三章单元电路设计 3.1 时基电路设计 3.2闸门电路设计 3.3控制电路设计 3.4 小数点显示电路设计 3.5整体电路图 3.6整机原件清单 第四章测试与调整 4.1 时基电路的调测 4.2 显示电路的调测 4-3 计数电路的调测 4.4 控制电路的调测 4.5 整体指标测试 第五章设计小结 5.1 设计任务完成情况 5.2 问题及改进

5.3心得体会附录 参考文献

第一章技术指标 1.整体功能要求 频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。 2.系统结构要求 数字频率计的整体结构要求如图所示。图中被测信号为外部信号,送入测量电路进行处理、测量,档位转换用于选择测试的项目------频率、周期或脉宽,若测量频率则进一步选择档位。 数字频率计整体方案结构方框图 3.电气指标 3.1被测信号波形:正弦波、三角波和矩形波。 3.2 测量频率范围:分三档: 1Hz~999Hz 0.01kHz~9.99kHz 0.1kHz~99.9kHz 3.3 测量周期范围:1ms~1s。 3.4 测量脉宽范围:1ms~1s。 3.5测量精度:显示3位有效数字(要求分析1Hz、1kHz和999kHz的测量误 差)。 3.6当被测信号的频率超出测量范围时,报警. 4.扩展指标 要求测量频率值时,1Hz~99.9kHz的精度均为+1。

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) (一)设计步骤 (4) (二)数字钟的构成 (4) (三)数字钟的工作原理 (5) 六、总结 (9) 1

一、前言 此次实验是第一次做EDA实验,在学习使用软硬件的过程中,自然遇到很多不懂的问题,在老师的指导和同学们的相互帮助下,我终于解决了实验过程遇到的很多难题,成功的完成了实验,实验结果和预期的结果也是一致的,在这次实验中,我学会了如何使用Quartus II软件,如何分层设计点路,如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解,将其运用到了实际中来,明白了学习电子技术基础的意义,也达到了其培养的目的。也明白了一个道理:成功就是在不断摸索中前进实现的,遇到问题我们不能灰心、烦躁,甚至放弃,而要静下心来仔细思考,分部检查,找出最终的原因进行改正,这样才会有进步,才会一步步向自己的目标靠近,才会取得自己所要追求的成功。 2

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法; 4通过实训学习元器件的选择及集成电路手册查询方法; 5通过实训掌握电子电路调试及故障排除方法; 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求: 1、24小时为一个计数周期; 2、具有整点报时功能; 3、定时闹铃(未完成) 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”,“分”,“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 3

数字IC设计工程师招聘面试笔试100题附答案

数字IC设计工程师招聘面试笔试100题附答案

数字IC设计工程师招聘面试笔试100题附答 案 1:什么是同步逻辑和异步逻辑?(汉王) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x 有无变化,状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点:电路中除能够使用带时钟的触发器外,还能够使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的变化直接引起。 2:同步电路和异步电路的区别: 同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,只有这些触发器的状态变化与时钟脉冲同步,而其它的触发器的状态变化不与时钟脉冲同步。 3:时序设计的实质:

时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4:建立时间与保持时间的概念? 建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。 保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。 5:为什么触发器要满足建立时间和保持时间? 因为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在0和1之间变化,这时需要经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做能够防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚稳态的传播。 (比较容易理解的方式)换个方式理解:需要建立时间是因为触发器的D端像一个锁存器在接受数据,为了稳定的设置前级门的状态需要一段稳定时间;需要保持时间是因为在时钟沿到来之后,触发器要经过反馈来锁存状态,从后级门传到前级门需要时间。

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) (一)设计步骤 (4) (二)数字钟的构成 (4) (三)数字钟的工作原理 (5) 六、总结 (9) 1

一、前言 此次实验是第一次做EDA实验,在学习使用软硬件的过程中,自然遇到很多不懂的问题,在老师的指导和同学们的相互帮助下,我终于解决了实验过程遇到的很多难题,成功的完成了实验,实验结果和预期的结果也是一致的,在这次实验中,我学会了如何使用Quartus II软件,如何分层设计点路,如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解,将其运用到了实际中来,明白了学习电子技术基础的意义,也达到了其培养的目的。也明白了一个道理:成功就是在不断摸索中前进实现的,遇到问题我们不能灰心、烦躁,甚至放弃,而要静下心来仔细思考,分部检查,找出最终的原因进行改正,这样才会有进步,才会一步步向自己的目标靠近,才会取得自己所要追求的成功。 2

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法; 4通过实训学习元器件的选择及集成电路手册查询方法; 5通过实训掌握电子电路调试及故障排除方法; 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求: 1、24小时为一个计数周期; 2、具有整点报时功能; 3、定时闹铃(未完成) 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”,“分”,“秒”计数器和定时器组成。干电路系统由秒信号发生 3

数字频率计的设计

长安大学 电子技术课程设计 数字频率计的设计 专业: 班级: 姓名 指导教师: 日期:

目录 引言 第一章系统概述 一、设计方案的选择 1、计数法 2、计时法 二、整体框图及原理 第二章单元电路设计 一、放大电路设计 二、闸门电路设计 三、时基电路设计 四、控制电路设计 五、报警电路设计 六、整体电路图 七、整机元件清单 第三章设计小结 一、设计任务完成情况 二、问题及改进 三、心得体会 鸣谢 附录

引言 题目:数字频率计的设计 初始条件: 本设计可以使用在数模电理论课上学过或没学过的集成器件和必要的门电路构建简易频率计,用数码管显示频率计数值。 要求完成的主要任务: ①设计一个频率计。要求用4位7段数码管显示待测频率,并用发光二极管表示单位。 ②测量频率的范围:100hz—100khz。 ③测量信号类型:正弦波和方波。 ④具有超量程报警功能。 摘要: 本次课程设是基于TTL系列芯片的简易数字频率计,数字频率计应用所学的数字电路和模拟电路的知识进行设计。在设计过程中,所有电路仿真均基于Multisim仿真软件。本课程设计介绍了简易频率计的设计方案及其基本原理,并着重介绍了频率计各单元电路的设计思路,原理及仿真,整体电路的的工作原理,控制器件的工作情况。设计共有三大组成部分:一是原理电路的设计,本部分详细讲解了电路的理论实现,是关键部分;二是性能测试,这部分用于测试设计是否符合任务要求。三是是对本次课程设计的总结。 关键字:频率计、TTL芯片、时基电路、逻辑控制、分频、计数、报警

第一章系统概述 一、设计方案的选择 信号的频率就是信号在单位时间内所产生的脉冲个数,其表达式为f=N/T,其中f为被测信号的频率,N为计数器所累计的脉冲个数,T为产生N个脉冲所需的时间。计数器所记录的结果,就是被测信号的频率。如在1s内记录1000个脉冲,则被测信号的频率为1000HZ。测量频率的基本方法有两种:计数法和计时法,或称测频法和测周期法。 1、计数法 计数法是将被测信号通过一个定时闸门加到计数器进行计数的方法,如果闸门打开的时间为T,计数器得到的计数值为N1,则被测频率为f=N1/T。改变时间T,则可改变测量频率范围。如图(1-1-1) 计数值N1 被测信号 标准闸门 T 图 1-1-1 测频法测量原理 设在T期间,计数器的精确计数值应为N,根据计数器的计数特性可知,N1的绝对误差是N1=N+1,N1的相对误差为δN1=(N1-N)/N=1/N。由N1的相对误差可知,N的数值愈大,相对误差愈小,成反比关系。因此,在f以确定的条件下,为减少N的相对误差,可通过增大T的方法来降低测量误差。当T为某确定值时(通常取1s),则有f1=N1,而f=N,故有f1的相对误差:δf1=(f1-f)/f=1/f 从上式可知f1的相对误差与f成反比关系,即信号频率越高,误差越小;而信号频率越低,则测量误差越大。因此测频法适合用于对高频信号的测量,频率越高,测量精度也越高。

数字电路实验报告

数字电路实验报告 姓名:张珂 班级:10级8班 学号:2010302540224

实验一:组合逻辑电路分析一.实验用集成电路引脚图 1.74LS00集成电路 2.74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下:

U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明:ABCD 按逻辑开关“1”表示高电平,“0”表示低电平; 逻辑指示灯:灯亮表示“1”,灯不亮表示“0”。 真值表如下: A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析: 由实验逻辑电路图可知:输出X1=AB CD =AB+CD ,同样,由真值表也能推出此方程,说明此逻辑电路具有与或功能。 2、密码锁问题: 密码锁的开锁条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为“1”,将锁打开;否则,报警信号为“1”,则接通警铃。

试分析下图中密码锁的密码ABCD 是什么? 密码锁逻辑原理图如下: U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下: 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析: 由真值表(表1.2)可知:当ABCD 为1001时,灯X1亮,灯X2灭;其他情况下,灯X1灭,灯X2亮。由此可见,该密码锁的密码ABCD 为1001.因而,可以得到:X1=ABCD ,X2=1X 。

(完整版)数字IC设计工程师笔试面试经典100题(大部分有答案)

1:什么是同步逻辑和异步逻辑?(汉王) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x 有无变化,状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的变化直接引起。 2:同步电路和异步电路的区别: 同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,只有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。 3:时序设计的实质: 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4:建立时间与保持时间的概念? 建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。 5:为什么触发器要满足建立时间和保持时间? 因为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在0和1之间变化,这时需要经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚稳态的传播。 (比较容易理解的方式)换个方式理解:需要建立时间是因为触发器的D端像一个锁存器在接受数据,为了稳定的设置前级门的状态需要一段稳定时间;需要保持时间是因为在时钟沿到来之后,触发器要通过反馈来锁存状态,从后级门传到前级门需要时间。 6:什么是亚稳态?为什么两级触发器可以防止亚稳态传播? 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”,他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理:假设第一级触发器的输入不满足其建立保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来之前,其输出的亚稳态数据在一段恢复时间后必须稳定下来,而且稳定的数据必须满足第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不会出现亚稳态,因为其输入端的数据满足其建立保持时间。同步器有效的条件:第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称:QuartusII原理图输入 法设计与实现 学院:北京邮电大学 班级: 姓名: 学号:

一.实验名称和实验任务要求 实验名称:QuartusII原理图输入法设计与实现 实验目的:⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用; ⑶熟悉实验板的使用。 实验任务要求:⑴掌握QuartusII的基础上,利用QuartusII用逻辑 门设计实现一个半加器,生成新的半加器图像模 块。 ⑵用实验内容(1)中生成的半加器模块以及逻辑门 实现一个全加器,仿真验证其功能,并能下载到实 验板上进行测试,要求用拨码开关设定输入信号, 发光二级管显示输出信号。 ⑶用3线—8线译码器(74L138)和逻辑门实现要求 的函数:CBA F+ C + =,仿真验证其 + B C B A A A B C 功能,,并能下载到实验板上进行测试,要求用拨 码开关设定输入信号,发光二级管显示输出信号。二.设计思路和过程 半加器的设计实现过程:⑴半加器的应有两个输入值,两个输出值。 a表示加数,b表示被加数,s表示半加和, co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门:异或门和与门。a,b 为异 或门和与门的输入,S 为异或门的输出,C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能, 并生成新的半加器图形模块单元。 (4)下载到电路板,并检验是否正确。 全加器的设计实现过程:⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ,两个输 出值s,co :a 为被加数,b 为加数,ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为: c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能,实现全加器。 用3线—8线译码器(74L138)和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程:⑴利用QuartusII 选择译码器(74L138)的图形模块

数字频率计的设计

数字频率计的设计 摘要:采用STC89C52RC单片机作为系统的核心控制器件,该系统采用直流供电,由信号输入模块、信号相加模块、滤波模块、信号比较器模块,电平转换模块组成,具有信号输入、测信号频率、测量矩形方波占空比的功能,并且具有测量精度高功耗低、抗干扰能力强等特点。

1 方案设计与比较

信号混合电路模块 方案一:同相加法器。加法器是一种数位电路,其可进行信号的加法计算。加法器是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进位为输出则为全加器。同相加法器输入阻抗高,输出阻抗低反相加法器输入阻抗低,输出阻抗高当选用同相加法器时,如A输入信号时,因为是同相加法器,输入阻抗高,这样信号不太容易流入加法器,反而更容易流入B端,而影响到B端的正常使用;同样,如B输入信号时,容易流入A端,而影响到A端的正常使用。 方案二:反相加法器。当选用反相加法器时,因为加法器输入阻抗低,不管是A端,还是B端信号,更容易流入加法器,而不会影响其它路的正常使用。 综上所述选择方案一。 滤波电路模块 方案一:选用有源二阶切比雪夫高通滤波器。切比雪夫滤波电路在通带或阻带上频率响应幅度等波纹波动的滤波器。切比雪夫滤波器在过渡带比巴特沃斯滤波器的衰减快,但频率响应的幅频特性不如后者平坦。切比雪夫滤波器和理想滤波器的频率响应曲线之间的误差最小,但是在通频带内存在幅度波动,有可能有纹波波动导致电压达到施密特触发器的上限或下限出发电平,导致误触发,输出方波可能严重失真。 方案二:选用有源二阶巴特沃斯高通滤波器。巴特沃斯滤波电路的幅频响应在通带中具有最平幅度特性没有起伏,而在阻频带则逐渐下降为零,由于巴特沃斯滤波电路的幅频响应曲线很平滑,没有起伏,可以有效规避施密特比较器中的误触发,所以选用幅频响应曲线最平滑的巴特沃斯型滤波器,可以有效规避误触发。 综上所述选择方案二。

数字电子钟课程设计实验报告

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名:张涛学号: 李子鹏学号: 课程设计题目:数字电子钟的设计 起迄日期:2017年1月4日~2017年7月10日 课程设计地点:科学楼 指导教师:姚爱琴 2017年月日 课程设计任务书

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目:数字电子钟的设计 学生姓名:张涛学号: 李子鹏学号:

指导教师:姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目:数字电子钟的设计 学生姓名:张涛学号: 李子鹏学号: 指导教师:姚爱琴 2017 年月日

目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时,分,秒计时的装置,具有较高的准确性和直观性等各方面的优势,而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理,在设计数字电子钟的过程中,用数字电子技术的理论和制作实践相结合,进一步加深数字电子技术课程知识的理解和应用,同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟,首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高,因此,需要进行分频,使得高频脉冲信号变成适合于计时的低频脉冲信号,即“秒脉冲信号”(频率为1Hz)。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是:60秒=1分,60分=1小时,24小时=1天,就需要分别设计60进制,24进制计数器,并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器,是“时”、“分”、“秒”得以数字显示出来。 值得注意的是:任何记时装置都有误差,因此应考虑校准时间电路。校时电路一般

数字ic设计实验报告

数字集成电路设计 实验报告 实验名称二输入与非门的设计 一.实验目的 a)学习掌握版图设计过程中所需要的仿真软件

b)初步熟悉使用Linux系统 二.实验设备与软件 PC机,RedHat,Candence 三.实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation,进入Linux操作系统RedHat。 2.数据准备,将相应的数据文件拷贝至工作环境下,准备开始实验。 3.创建设计库,在设计库里建立一个schematic view,命名为,然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门,插入元器件,选择PDK库(xxxx35dg_XxXx)中的nmos_3p3、 pmos_3p3等器件。形成如下电路图,然后check and save,如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview,在弹出的界面,按ok后出现symbol Generation options,选择端口排放顺序和外观,然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观,如下图。保存退出。

图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样,但在调用单元时除了调用analogL 库中的电压源、(正弦)信号源等之外,将之前完成的二输入与非门调用到电路图中,如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v,低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库,设置好后选择好要检测的信号在电路中的节点,添加到输出栏中,运行仿真得到仿真结果图。

数字秒表的设计与实现实验报告

电子科技大学《数字秒表课程设计》 姓名: xxx 学号: 学院: 指导老师:xx

摘要 EDA技术作为电子工程领域的一门新技术,极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言,运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词:FPGA, VHDL, EDA, 数字秒表

目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)

第一章引言 数字集成电路作为当今信息时代的基石,不仅在信息处理、工业控制等生产领域得到普及应用,并且在人们的日常生活中也是随处可见,极大的改变了人们的生活方式。面对如此巨大的市场,要求数字集成电路的设计周期尽可能短、实验成本尽可能低,最好能在实验室直接验证设计的准确性和可行性,因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言,FPGA的易用性不仅使得设计更加简单、快捷,并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合,甚至可以直接利用FPGA实现,无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法,在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证,并给出了完整的源程序和仿真结果。

数字频率计的设计

电子测量实训报告 姓名:X X X 院系:X X X X 学院 专业:07电子信息工程 学号: 指导教师: 完成时间: 2010 年 9月 7 日

目录 第1章引言 (3) 1.1数字频率计的概述 (3) 1.2设计任务 (3) 1.3设计目的 (4) 1.4设计方案 (4) 1.5频率计设计原理 (5) 第2章系统硬件设计 (5) 2.1电路原理图设计 (5) 2.2单元电路介绍 (6) 2.3 74LS90引脚及其说明 (8) 2.4 74LS47的介绍 (9) 2.5 74LS123的介绍 (10) 第3章硬件调试 (11) 第4章实训小结 (10) 第5章附录 (13) 附录1 硬件电路原理图和连接图 (13) 附录2 元器件清单 (14) 附录3 参考文献 (14)

数字频率计的设计 摘要:本实训报告是关于数字频率计设计的简要介绍。采用直接测频法的方案来完成本次实训设计。其组成部分有时基电路、闸门电路、逻辑控制电路以及可控制的计数、译码、显示电路。该设计主要用于数码管的显示功能,在四位LED数码管上对输入信号频率进行显示,并能够准确运行。 关键词:数字频率计、计数脉冲、单稳态电路、闸门电路、锁存、频率显示 第1章引言 1.1数字频率计的概述 数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波,方波,三角波和尖脉冲信号的频率,而且还可以测量他们的周期。数字频率计在测量其他物理量如转速、振荡频率等方面获得广泛应用。所谓频率,就是周期性信号在单位时间(1s)里变化的次数。若在一定时间间隔T内测得的这个周期性信号的重复变化次数N,则其频率可表示为:f =N/T。 1.2设计任务 设计一个数字频率计系统,频率在四位数码管上进行显示,如下图。从左到右依次为频率的千位、百位、十位、个位。 设计要求: (1)位数: 能计4位十进制数,计数位数主要取决于被测信号频率的高低,如果被测信号频率较高,精度又较高,可相应增加显示位数。 (2)量程: 最大读数为9999Hz,闸门信号的采样时间为1s。 (3)显示方式: 用七段LED数码管显示读数,做到显示稳定、不跳变。

数字电路组合逻辑电路设计实验报告

数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020

实验三组合逻辑电路设计(含门电路功能测试)

一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多,使用时应对选用的器件做简单逻辑功能检查,保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时,门电路输入端加固定的高(H)、低电平,用示波器、万用表、或发光二极管(LED)测

出门电路的输出响应。动态测试时,门电路的输入端加脉冲信号,用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例,简述集成逻辑门功能测试的方法。74LS00为四输入2与非门,电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中,共有14条外引线。使用时必须保证在第14脚上加+5V电压,第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表,确认门电路的逻辑功能正确与否。实验时,可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量,加高、低电平,观测输出电平是否符合74LS00的真值表(表3-1)描述功能。

数字频率计课程设计

课程设计任务书 学生姓名:覃朝光专业班级:通信1103 指导教师:工作单位:信息工程学院 题目: 数字频率计的设计与实现 初始条件: 本设计既可以使用集成脉冲发生器、计数器、译码器、单稳态触发器、锁存器、放大器、整形电路和必要的门电路等,也可以使用单片机系统构建简易频率计。用数码管显示频率计数值。 要求完成的主要任务: (包括课程设计工作量及技术要求,以及说明书撰写等具体要求) 1、课程设计工作量:1周。 2、技术要求: 1)设计一个频率计。要求用4位7段数码管显示待测频率,格式为0000Hz。 2)测量频率范围:10~9999Hz。 3)测量信号类型:正弦波、方波和三角波。 4)测量信号幅值:0.5~5V。 5)设计的脉冲信号发生器,以此产生闸门信号,闸门信号宽度为1s。 6)确定设计方案,按功能模块的划分选择元、器件和中小规模集成电路,设计分电路,画出总体电路原理图,阐述基本原理。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印,图纸应符合绘图规范。 时间安排: 1、2013年5 月17日,布置课设具体实施计划与课程设计报告格式的要求说明。 2、2013 年 6 月18 日至2013 年6 月22 日,方案选择和电路设计。 3、2013 年6 月22 日至2013 年7 月1 日,电路调试和设计说明书撰写。 4、2013年7月5日,上交课程设计成果及报告,同时进行答辩。 指导教师签名:年月日 系主任(或责任教师)签名:年月日

目录 摘要 (3) 1电路的设计思路与原理 (4) 1.1电路设计方案的选择 (4) 1.1.1方案一:利用单片机制作频率计 (4) 1.1.2方案二:利用锁存器与计数器制作频率计 (5) 1.1.3方案三:利用定时电路与计数器制作频率计 (5) 1.1.4方案确定 (6) 1.2 原理及技术指标 (6) 1.3 单元电路设计及参数计算 (8) 1.3.1时基电路 (8) 1.3.2放大整形电路 (9) 1.3.3逻辑控制电路 (9) 1.3.4计数器 (11) 1.3.5锁存器 (12) 1.3.6译码电路 (13) 2仿真结果及分析 (13) 2.1仿真总图 (13) 2.2单个元电路仿真图 (14) 2.3测试结果 (17) 3测试的数据和理论计算的比较分析 (17) 4制作与调试中出现的故障、原因及排除方法 (17) 4.1故障a (17) 4.2故障b (18) 4.3故障c (18) 4.4故障d (18) 4.5故障e (18) 5 心得体会 (19)

北邮-数字电路与逻辑设计实验-实验报告(上)

北京邮电大学电路实验中心<数字电路与逻辑设计实验(上)> 实 验 报 告 班级: xxxx 学院: xxx 实验室: xxx 审阅教师:姓名(班内序号): xxx 学号: xxx 实验时间: xxx 评定成绩:

目录 实验1 Quartus II 原理图输入法设计与实现 (3) 一、实验目的 (3) 二、实验所用器材 (3) 三、实验任务要求 (3) 四、实验原理图 (3) 五、实验仿真波形图及分析 (4) 实验2 用VHDL 设计与实现组合逻辑电路 (5) 一、实验目的 (5) 二、实验所用器材 (5) 三、实验任务要求 (5) 四、VHDL代码 (5) 五、实验仿真波形图及分析 (7) 实验3 用VHDL 设计与实现时序逻辑电路 (8) 一、实验目的 (8) 二、实验所用器材 (8) 三、实验任务要求 (8) 四、模块端口说明及连接图 (8) 五、VHDL代码 (9) 六、实验仿真波形图及分析 (10) 实验4 用VHDL 设计与实现数码管动态扫描控制器 (10) 一、实验目的 (10) 二、实验所用器材 (11) 三、实验任务要求 (11) 四、模块端口说明及连接图 (11) 五、VHDL代码 (11) 六、实验仿真波形图及分析 (15) 故障及问题分析 (16) 总结和结论 (17)

实验1 Quartus II 原理图输入法设计与实现 一、实验目的 (1)熟悉用Quartus II原理图输入法进行电路设计和仿真; (2)掌握Quartus II 图形模块单元的生成与调用; (3)熟悉实验板的使用。 二、实验所用器材 (1)计算机; (2)直流稳压电源; (3)数字系统与逻辑设计实验开发板。 三、实验任务要求 (1)用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能,并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信号。 (3)用3线-8线译码器(74LS138)和逻辑门设计实现函数+CBA,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。 四、实验原理图 (1)半加器原理图 (2)全加器原理图

数字ic设计经验分享

摘要:随着数字电路设计的规模以及复杂程度的提高,对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计,对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键,这就必须在设计的方法上有所突破。 关键词:数字系统;IC;设计 一、数字IC设计方法学 在目前CI设计中,基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法,其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期,提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法,无论是HDL描述还是原理图设计,特征都在于以时序优化为目标的着眼于门级电路结构设计,用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路,即使团队合作,要想始终从门级结构去实现优化设计,也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法,可以满足芯片规模要求越来越大,设计周期要求越来越短的要求,其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI,数字CI包含了各种正模块的复用,数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是,如何进行系统功能的结构划分,如何定义片上总线进行模块互连,应该选择那些功能模块,在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发,在功能模块设计时考虑怎样定义才能有利于以后的正复用,如何进行系统验证等。 基于PI复用的数字CI的设计方法,其主要特征是模块的功能组装,其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用,进行功能组装,以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计,在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合,生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布,生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。

数字系统设计软件实验报告

实验一QuartusⅡ9.1软件的使用 一、实验目的: 1、通过实现书上的例子,掌握QUARTUSII9.1软件的使用; 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程: 1、仔细阅读书上的操作指南,学会在QuartusⅡ9.1中创建新的工程,创建过程如下所示: 1)、建立新设计项目: ①启动QuartusⅡ9.1软件,在软件的管理器窗口选File下拉菜单,即File→New Project Wizard,则出现新建工程向导窗口。如下所示: ②点击Next按钮,将弹出新建工程设置窗口,如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。

③点击Next进入添加文件窗口,如下图。由于尚未创建文件,跳过该步骤。 ④点击Next按钮,进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8,如下图:

⑤点击Next按钮,进入EDA工具设置窗口,通常选择默认的“None”,表示选择QuartusⅡ自带的仿真器和综合器。如下图: ⑥点击Next按钮,弹出New Project Wizard概要对话框,在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改,否则点击Finish结束,即完成新工程的设定工作。如下图:

2)、文本设计输入: ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New,弹出新建设计文件窗口,选择VHDL File项,点击OK按钮即可打开VHDL文本编辑窗口,其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后,我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下: library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin

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