基于HMC830的低相噪低杂散频率源的设计
一种高增益低噪声低功率跨阻放大器的设计与实现
第３２卷 第３期２００９年６月电子器件ＣｈｉｎｅｓｅＪｏｕｒｎａｌＯｆＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＶｏｌ．３２ Ｎｏ．３Ｊｕｎ．２００９ＤｅｓｉｇｎａｎｄＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆａＨｉｇｈＧａｉｎＬｏｗＮｏｉｓｅａｎｄＬｏｗＰｏｗｅｒＴｒａｎｓ－ＩｍｐｅｄａｎｃｅＡｍｐｌｉｆｉｅｒ倡ＴＡＮＧＬｉｔｉａｎ，ＺＨＡＮＧＨａｉｙｉｎｇ倡，ＨＵＡＮＧＱｉｎｇｈｕａ，ＬＩＸｉａｏ，ＹＩＮＪｕｎｊｉａｎ（ＩｎｓｔｉｔｕｔｅｏｆＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓｏｆＣｈｉｎｅｓｅＡｃａｄｅｍｙｏｆＳｃｉｅｎｃｅ，Ｂｅｉｊｉｎｇ１０００２９，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ａｈｉｇｈｇａｉｎ，ｌｏｗｎｏｉｓｅａｎｄｌｏｗｐｏｗｅｒｔｒａｎｓ－ｉｍｐｅｄａｎｃｅａｍｐｌｉｆｉｅｒｗａｓｄｅｓｉｇｎｅｄａｎｄｉｍｐｌｅｍｅｎｔｅｄｕｓｉｎｇＴＳＭＣ０．１８μｍＣＭＯＳｔｅｃｈｎｏｌｏｇｙ．Ａｉｍｉｎｇａｔｓｏｍｅｐｒａｃｔｉｃｅｐｈｏｔｏｄｉｏｄｅｈａｖｉｎｇａｈｉｇｈｐａｒａｓｉｔｉｃｃａｐａｃｉｔａｎｃｅｏｆ３ｐＦ，ＲＧＣｉｎｐｕｔｓｔｒｕｃｔｕｒｅｗｉｔｈｏｕｔｆｅｅｄｂａｃｋｒｅｓｉｓｔａｎｃｅｉｓｕｓｅｄｔｏｒｅａｌｉｚｅｔｈｅｇｏｏｄｔｒａｄｅｏｆｆｂｅｔｗｅｅｎｇａｉｎ，ｂａｎｄｗｉｄｔｈ，ｎｏｉｓｅ，ｄｙｎａｍｉｃｒａｎｇｅａｎｄｌｏｗｅｒｐｏｗｅｒｖｏｌｔａｇｅ．Ｔｅｓｔｉｎｇｒｅｓｕｌｔｓｉｎｄｉｃａｔｅ：ｔｈｅｓｉｎｇｌｅ－ｅｎｄｔｒａｎｓ－ｉｍｐｅｄａｎｃｅｇａｉｎｉｓ７８ｄＢ・Ω，ｔｈｅ－３ｄＢｂａｎｄ－ｗｉｄｔｈｉｓｂｅｙｏｎｄ３００ＭＨｚ，ｔｈｅｅｑｕｉｖａｌｅｎｔｉｎｐｕｔｃｕｒｒｅｎｔｎｏｉｓｅｓｐｅｃｔｒａｌｄｅｎｓｉｔｙａｔ１００ＭＨｚｉｓ６．３ｐＡ／Ｈｚ，ａｎｄｔｈｅｐｏｗｅｒｄｉｓｓｉｐａｔｉｏｎｉｓｏｎｌｙ１４．４ｍＷ．Ｔｈｅｄｉｅｓｉｚｅ（ｉｎｃｌｕｄｉｎｇａｌｌｔｈｅＰＡＤｓ）ｉｓａｓｓｍａｌｌａｓ５００μｍ×４６０μｍ．Ｋｅｙｗｏｒｄｓ：ｔｒａｎｓ－ｉｍｐｅｄａｎｃｅａｍｐｌｉｆｉｅｒ；ｒｅｇｕｌａｔｅｄｃａｓｃｏｄｅ（ＲＧＣ）；ｅｑｕｉｖａｌｅｎｔｉｎｐｕｔｃｕｒｒｅｎｔｎｏｉｓｅｓｐｅｃｔｒａｌｄｅｎｓｉｔｙ；０．１８μｍＣＭＯＳｔｅｃｈｎｏｌｏｇｙＥＥＡＣＣ：２５７０Ｄ；１２２０；５２３０一种高增益低噪声低功耗跨阻放大器设计与实现倡唐立田，张海英倡，黄清华，李 潇，尹军舰（中国科学院微电子研究所微波器件与电路研究室，北京１０００２９）收稿日期：２００９－０２－２０基金项目：国家自然科学基金资助（６０２７６０２１）；国家重点基础研究发展规划项目资助（Ｇ２００２ＣＢ３１１９０１）作者简介：唐立田（１９８３－），男，目前为中国科学院微电子研究所硕士研究生，主要研究方向为模拟与射频集成电路设计，ｔａｎｇ２００３８３１＠１６３．ｃｏｍ；张海英，女，研究员，中科院微电子所微波器件与集成电路实验室副主任，ｚｈａｎｇｈａｉｙｉｎｇ＠ｉｍｅ．ａｃ．ｃｎ摘 要：采用ＴＳＭＣ０．１８μｍＣＭＯＳ工艺设计并实现了一种高增益、低噪声和低功耗跨阻放大器。
2[1].4+GHz低相位误差低相位噪声CMOS+QVCO设计
![2[1].4+GHz低相位误差低相位噪声CMOS+QVCO设计](https://img.taocdn.com/s3/m/098aec6427d3240c8547ef05.png)
咿魅怂测磐发２．４ＧＨｚ低相位误差低相位噪声ＣＭＯＳＱＶＣＯ设计高慧，吕志强，来逢昌（哈尔滨工业大学微电子中心，哈尔滨１５０００１）摘要：提出了一种新型的适用于锁相环频率夸成器的正交压控振荡器（Ｑｖｃ０）结构，分析了ＯｖｃＯ的工作原理及其相位噪声性能。
ＡＤｓ仿真结果表明，电路工作在２．４ＧＨｚ、偏离中心频率６００ｋＨｚ的情况下相位噪声为一１１５．４ｄＢｃ／Ｈｚ，在１．８ｖ电源下功耗仪为２．９ｍｗ，输出信号的相位误差小于Ｏ．１９。
结果还表明相对于目前流行的Ｏｖｃ０结构，提出的结构实现了低相位误差、低功耗、高，０Ｍ值。
关键词：正交压控振荡器；相位噪声；相位误差；品质因数中图分类号：ＴＮ７５２文献标识码：Ａ文章编号：１００３．３５３ｘ（２００７）１１－０９８８—０４Ｄｅｓｉｇｎｏｆ２．４ＧＨｚＬｏｗ－Ｐｈａｓｅ－ＥｒｒｏｒＬｏｗ－Ｐｈａｓｅ－ＮｏｉｓｅＣＭｏＳＱＶＣ０ＧＡ０Ｈｕｉ，ＬＯＺｈｉ－ｑｉａｎｇ，ＬＡＩＦｅｎｇ—ｃｈ锄ｇ（肼ｂ捌跏豳ｃ咖，肼缸ｋ血妇矿７‰缸影，黝缸１５０００１，ｃＭＭ）Ａｂｓｎ譬ｃｔ．ＡｎｏｖｅｌＬｃｑＩｌａｄｒ砒Ｉ珊ｖｏｌｔａｇｅ－ｃｏｎⅡ柚ｌｅｄ０８ｃｉｌｈｔｏｒ（ＱＶｃＯ）ｗ鹅ｄｅＢｉ印ｅｄｆｏｒＰｈ船ｅ—ｌｏｃｋｅｄ１００ｐ雠ｑｕｅⅡｃｙｓｙｍｈｅｓｉ北ｒ．Ｔｈ８叩ｅｍｔｉｏｎｐｄｎｃｉｐｌｅ且ｎｄｐｈａ８ｅｎｏｉｓｅｏｆｔｈｅＱＶｃＯｗｅｒｅ粕嘶ｚｅｄ，ＡＤｓＢｉ圳１“ｏｎｒｅＢｕｌｔｓ８ｈｏｗｔ｝ｌａｌｔｈｅｃｉ工ｃｕ“ａｃｈｉｅｖｅｓｔｈｅｐｈ踟ｎｏｉ∞０ｆ一１１５．４ｄＢｃ／｝Ｉｚａｔ６００ｋ№ｏｆｆｓｅｔ，ａ１１ｄｐｏｗｅｒｄｉｓｓｉｐ砒ｉｏｎｏｎｌｙ２．９ｍｗｆｈｔｈｅｗｈｏｌｅＱＶｃ０ａｔｔｌｌｅｖｏｌｔ８９ｅＢ“ｐｐｌｙ０ｆ１．８Ｖ．ｎｅｐｈａ跎ｅｍｒｂｅｆｗｅｅｎＩａｎｄＱｓｉｇＩ“ｓｉＢ且ｔｍ０８ｔＯ．１９。
．Ｔｈｅ唧ａｄＢｏｎｏｆＡＤｓｒｅＢｕｌｔｓａＩｌｄｒｅｃｅⅡｔＰｕｂｌｉｓｈｅｄｄｅｓｉ印ｓ８ｈｏ啪ｔｈａｔｔｈｅａｄｖａＩｌｔａｇ骼０ｆｔｈｅＱＶｃ０ｓｔｎｌｃｔＩｌｒｅａｒｅｔｌｌｅｃｈａｒａｃⅫｓｔｉｃｓ０ｆｍｔ｝Ｉｅｒ１０ｗｐｈａ舱ｅｒｍｒ，１０ｗｐｏｗｅｒｃｏＩｌｓｕｍｐ６０ｎ蛐ｄｈｉｇｈｎｇＬＩｒｅ－ｏｆ．ｍｅｄｔ．Ｋｅｙ啪ｒ凼：Ｑｖｃｏ；ｐｈａ８ｅｎｏｉ∞；ｐｈ踟ｅｒｍｒ；６９Ｉｌｒｅ—ｏｆ－ｍｅｒｉｔ（ＦｏＭ）１引言近年来，随着无线通信的广泛需求和迅速发展，直接变频收发器由于其低功耗、低造价、高集成度已成为Ｉｃ设计中大量研究的课题。
核磁共振测井仪低噪声模拟接收电路设计
Ａｂ ｓ ｔ ｒ ａ ｃ ｔ ：Ｗ ｅ ｐ ｒ ｅ ｓ ｅ ｎ ｔ ａ ｎ ｏ ｖ ｅ １ ｌ Ｏ Ｗ ｎ ｏ ｉ ｓ ｅ ａ ｎ ａ ｌ ｏ ｇ ｒ ｅ ｃ ｅ ｉ ｖ ｅ ｒ ｆ ｏ ｒ ｎ ｕ ｃ ｌ ｅ ａ ｒ ｍａ ｇ ｎ ｅ ｔ ｉ ｃ ｒ ｅ ｓ ｏ ｎ ａ ｎ ｃ ｅ（ ＮＭ Ｒ） ｌ ｏ ｇ ｇ ｉ ｎ ｇ ｔ ｏ ｏ １ ．Ｔｈ ｅ ｆ ｉ ｒ ｓ ｔ ｓ ｔ ａ ｇ ｅ ｉ ｓ ｈ ｏ ｍｅ — ｂ ｕ ｉ ｌ ｔ ｔ ｏ ｏ ｌ ａ ｍｐ ｌ ｉ ｆ ｉ ｅ ｒ ，ａ ｎ ｄ ｔ ｈ ｅ ｄ ｅ ｓ ｉ ｇ ｎ ｅ ｄ ｇ ａ ｉ ｎ ｉ ｓ ５ ２ ｄ Ｂ ． Ｔｈ ｅ
ቤተ መጻሕፍቲ ባይዱ
核 磁 共 振 测 井 仪 低 噪 声 模 拟 接 收 电路 设 计
于 慧俊 ， 肖立 志，朱 万里，李 新，Ｓ ． Ａｎ ｆ ｅ ｒ ｏ ｖ ａ ，Ｖ． Ａｎ ｆ ｅ ｒ ｏ ｖ
（ 油气 资源与探测 国家重点实验室 ，中国石油大学 ，北京 １ ０ ２ ２ ４ ９ ） 摘要 ：设计 了一种用于核磁共振测井仪 的低 噪声模拟接 收电路 。第 １ 级放大 为 自主构建 的仪器用放大器 ， 其增益 为 ５ ２ ｄ Ｂ ， 选用最佳源 电阻与天线谐振 阻抗相近 的超低 噪声宽 带运放 Ｌ ＭＨ６ ６ ２ ６ 保 证 电路 的低 噪声性 能。对第 １ 级放大器 的噪声性能进行 了理论分 析 ， 其噪声系数为 １ ． ４ ５ 。实验测试 结果表明 ， 电路最大增益为 １ １ ２ ｄ Ｂ ， 频率范 围 为 ４ ０ ０ ｋ Ｈｚ ～１ ＭＨｚ ， 可对核磁共振信号进行低 噪声放大 ， 并 已成功应用于核磁共振测井仪实验室样机 中。 关键词 ：核磁共振测井仪 ； 低噪声 ； 模拟接收 电路 ； 放大器 ；噪声性能 ；电路设计
10MHz-6GHz频率源研究
II
目录
目 录
第一章 绪 论 ..................................................... 1
1.1 频率合成技术的历史 .................................................................................................. 1
1.2 频率合成的技术的发展 ............................................................................................. 2
1.3 本论文的工作 ............................................................................................................... 3
围。
本方案的硬件设计分为：系统总电源模块、内插 DDS 的锁相环模块以及频率
扩展模块。系统总电源模块将 220V 市电经变压器降压后整流滤波稳压后分别给
各个模块提供合适的直流电源；锁相环模块内插 DDS 可以通过程序控制得到小步
进的反馈信号；频率扩展模块分别用分频和混频的方法将输出频率范围展宽。软
件部分设计分为：主控制模块和各个模块的单片机编程。主控模块使用天嵌公司
2.4 10MHz-6GHz 频率源指标的计算 ............................................................................. 11
2017全国大学生电子设计竞赛H题
2017全国大学生电子设计竞赛H 题————————————————————————————————作者：————————————————————————————————日期：2017年全国大学生电子设计竞赛远程幅频特性测试仪（H题）2017年08月12日摘要本幅频特性测试装置采用STM32F407为主控芯片，通过集成DDS芯片AD9959作为信号源，实现了幅度和频率的动态可调；通过级联两块AD8367作为放大器，实现了增益0-40dB连续可调,具有较好的噪声抑制效果；通过AD8310对数检波模块，实现了不同频率信号幅度的测量，并且能够定性的绘制出幅频特性曲线.关键词：幅频特性测试装置；DDS；VGA；低噪；对数检波AbstractThe amplitude frequency characteristic test device uses STM32F407 as the main control chip, through the integrated DDS chip AD9959 as the signal source, to achieve the amplitude and frequency of the dynamic adjustable; through the cascade of two AD8367 as an amplifier, to achieve a gain of 0-40dB continuously adjustable , With good noise suppression effect; through the AD8310 logarithmic detection module, to achieve a different frequency signal amplitude measurement, and can qualitatively draw the amplitude and frequency characteristics of the curve. Keyword: amplitude frequency characteristic test device；DDS;VGA;low noise；logarithmic detection目录一．方案论证.................................................................................................................. １．１方案比较与选择.......................................................................................... １．２方案描述......................................................................................................二．理论分析与计算........................................................................................ ２．１DDS模块..................................................................................................... ２．２放大器模块.................................................................................................. ２．３幅值测量模块..............................................................................................2. 4 π型衰减网络三．电路与程序设计........................................................................................ ３．１电路设计...................................................................................................... ３．2程序设计........................................................................................................ 四．测试方案与测试结果 ............................................................................... 五．结论............................................................................................................................远程幅频特性测试装置（H题）一.系统方案1.方案比较与选择1）信号源模块：方案一：采用直接数字频率合成（DDS）方案。
0.3~8 GHz超十倍频程MMIC低噪声放大器设计
0.3~8 GHz超十倍频程MMIC低噪声放大器设计
李佳伟;李斌
【期刊名称】《电子元件与材料》
【年(卷),期】2022(41)4
【摘要】为应对未来射电天文发展对超过十倍频程带宽接收性能的需求,实现厘米波多波段同时观测,使用法国OMMIC公司70 nm GaAs mHEMT工艺研究并设计一款工作频率为0.3~8 GHz的超宽带单片微波集成低噪声放大器芯片。
放大器电路采用三级级联放大结构,双电源供电,芯片尺寸为2000μm×1000μm。
仿真结果显示,常温下芯片在整个工作频段内增益大于40 dB,噪声温度优于65 K,在8 GHz 处达到最低噪声51.4 K,无条件稳定。
该芯片工作频率覆盖P,L,S,C,X五个传统天文观测频段,适用于厘米波段的超宽带接收机前端,并满足未来毫米波拓展中频带宽的需求。
【总页数】5页(P418-422)
【作者】李佳伟;李斌
【作者单位】中国科学院上海天文台;中国科学院大学
【正文语种】中文
【中图分类】TN722.
【相关文献】
1.10~18GHz GaAs MMIC低噪声放大器设计
2.2～4 GHz MMIC低噪声放大器
3.12~18GHz GaAs MMIC低噪声放大器设计
4.12～18GHz GaAs MMIC低噪声放大器设计
5.2 GHz～4.2 GHz MMIC低噪声放大器设计
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24GHz雷达高线性数字调频源设计
• 203•24GHz雷达高线性数字调频源设计广东工贸职业技术学院 浙江大学深圳研究院 钟催林浙江大学深圳研究院 李振林广东工贸职业技术学院 曾洁琼【摘要】本文设计了一个基于PLL实时跟踪DDS产生高线性调频源的技术方案，并通过实验得到验证。
简要介绍该方案的主要技术指标以及高线性数字调频源的具体设计过程，论述在设计过程中的重点和难点，并提出相应的解决方案，最终达到了各项技术指标。
【关键词】高线性；调频源；相位噪声；杂散1.引言数字式频率合成技术 (DDS)作为一种新的频率合成技术，将先进的数字信号处理理论与方法引入信号合成领域，DDS技术实际就是数字信号处理中信号综合的硬件实现的问题，即根据给定的信号的幅度、频率、相位等参数，产生所要求的信号，所以 DDS技术的关键是信号参数到信号波形变换的实现。
在 DDS系统中，信号用数字方法产生，可提供对信号相位、幅度和频率的数字控制，从理论上能以任何方式合成任意一个波形，且 DDS以其固有的良好的宽带特性，良好的幅度控制特性，在现代电子器件、通信技术、目标识别雷达、卫星通信等领域有着广泛的应用前景。
图1 本振源设计原理图2.主要技术指标该部分主要是针对基于PLL跟踪DDS输入参考信号的高线性数字调频微波信号源的研究。
该数字调频源的技术指标如下：工作频率范围：12～12.15GHz；工作带宽：150MHz；调制周期：400μs；频率步进：0.1kHz；步进时间：32ns；输出功率：≥7dBm；相位噪声：≤-76dBc/Hz@10kHz；杂散：≤-55dBc。
其原理框图如图1所示，D D S的参考输入频率为50M H z，经内部PLL锁相电路倍频到250MHz作为采样时钟，输出频段为50～50.625MHz的三角形调频源。
锁相环的分频比N/R为240，可得锁相端输出信号为12～12.15GHz，功率为7dBm的线性扫频信号源。
由于本项目中需要使用单片机控制DDS和锁相芯片，考虑到系统体积以及芯片引脚控制的需要，本项目采用一个单片机同时控制DDS 和锁相芯片。
P波段频率源的设计
垒 ） 一 Ｑ Ａｑｖ ） １ Ｇ ｐ ） Ｊｏ ＋ ｏ ｃ
式 中 ，Ｇ ）为 环路 的开环增 益 。 ∞
Ｇｐ ）＝ ｄ Ｋ ｏ ＫＫｖＬ
Ｇ ｖ Ｌ ）＿ ＝ Ｋ ｋ ｔ
了 万 １・１＝
（） ２
（） ３
收 稿 日期 －０ １ ０ — ８ ２ １－ ７ １
２ 主 要 性 能 指标 分 析
２１ 锁 相环 噪声性 能分 析 ．
锁 相环 的各 个 组 成 部分 是 影 响环 路 噪 声 性 能
的主要 因素 ，严 格 分 析 它们 对 输 出噪 声 的共 同 影
响 十 分 困难 。通 常 为 了分 析 方 便 ，在锁 定 状态 和
■■圈圈■
ｄ ｉ ０３ ６ ０ｉ ｎ１ ６ — ７ ５ ０ １ ９ １ ｏ： ． ９ ．ｓ 。 ３ ４ ９ ． １ ． ． ４ １ ９ ｓ ５ ２ ００
仅 小 父 琚
Ｐ 波段频率源 的设计
于 实 ，杨 涛 ，叶 莉娜
（ 电子科 技 大学 ， 四川 成都
摘
６ １３） １７ １
性 能 。而 且 要 求 也越 来 越 高 ，频 率 源 正在 朝 着 高
频率 、宽 频 带 、 率 源采 用但 锁相 环 的频 波
入 信 号 频 率 的 平均 值完 全 一样 。对 于一 个 输 入信 号 的一 个 周 期 ，振 荡器 仅 输 出 一个 周 期 。锁 相并 非意 味 着 零 相 位误 差 ；恒 定 的 相位 误 差 和 起伏 的
锁 相 环 产 生杂 散 的途 径 主要 有 两 种 ：一 种 是
分 量 后 ，再加 到压 控振 荡 器上 ，控 制其 频率 变化 ，
60GHz无线局域网低成本毫米波频率源的设计
囡
｛ 碎 ＿． ： ‘ Ｉ］ ： ’ ）＝ 。Ｇ ｒ ｔ ｌ
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Ａ Ｆ ０ ４ ６
恫
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图 ２ Ａ ４１ ６整 数 频 率 合 成 器 ＤＦ ０
环路 中恒 温 晶 振 的相 位 噪 声 为 ： ５ ｄ ｃ 一１０ Ｂ ／ Ｈ＠ １Ｈ ｚ ｋ ｚ和 一１５ Ｂ ／ ｚ ０ Ｈ ； 控 振 荡 器 ６ ｄ ｃ Ｈ ＠１ ｋ ｚ 压 相 噪 的 典 型 值 为 频 偏 １０ｋ ｚ 一１６ｄ ｃ Ｈ 。 ０ Ｈ 处 １ Ｂ ／ ｚ
Ａｂ ｔａ ｔＡ ｚ ｌｍｅｅ ａｅ（ ｓｒ ｃ ： ６ ＧＨ ｌ ｔｒ ｖ ＭＭＷ ）ｐ ａｅｌｃ ｅ ｅ ｕ ｎｙｓｎｈｓｚｒ ａ ｅｎｄ ｖｌ ｅ ｒ ｏ ０ ｍｉｉ ｗ ｈ ｓ ｋ ｄ￣ ｑ ｅ ｃ ｔｅｉ ｓ ｂ ｅ ｅ ｅ ｐ ｄｆ ｗ ｏ ｙ ｅｈ ｏ ｏｌ
中图分类 号 ： Ｎ ２ Ｔ ９８
文献标识 码 ： Ａ
文 章编号 ：０ ８—８４ （０ １ Ｏ ０ ３ ０ １０ ２ ５ ２ １ ） ６— ０ ６— ３
Ｄｅ ｉ ｎ ｏ ｗ ｓ ０ ＧＨｚ Ｍ ｉ ｉ ｅｅ ａ ｅ Ｆｒ ｑ ｎ ｙ Ｓ ｎ ｈ ｓｚ ｒ ｓｇ ｆＬｏ Ｃｏ ｔ６ ｌ ｍ ｔｒ Ｗ ｖ ｅ ｕｅ ｃ ｙ ｔ ｅ ｉｅ ｌ
ｌｄ）ｌ。 ＋Ｆ－ｓ Ｋ（Ｎ ｓ ￣
５ ＝ １１ ） ∽ ＝ Ｆ ｓＫ （）ｖ
４ 按 照 锁 相 环 最 小 相 位 噪 声本 文 所 选 闭环， 宽 为 ’ 定 环 路 的 闭 环 带 宽 范 围 ，的 设 计 准 则 可 以确 带
２ ０ｋ ， ５ Ｈｚ 并选 取 环 路 的 相 位 裕 量 为 ４ 。 滤 波 ５，
第２ ７卷
第 ６期
黄
锁相环常见问题解答讲解
ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接/zh/content/cast_faq_PLL/fca.html#faq_pll_01）∙参考晶振有哪些要求？我该如何选择参考源？∙请详细解释一下控制时序，电平及要求？∙控制多片PLL芯片时，串行控制线是否可以复用？∙请简要介绍一下环路滤波器参数的设置？∙环路滤波器采用有源滤波器还是无源滤波器？∙PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？∙如何设置电荷泵的极性？∙锁定指示电路如何设计？∙PLL对射频输入信号有什么要求？∙PLL芯片对电源的要求有哪些？∙内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？∙锁相环输出的谐波？∙锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？∙为何我测出的相位噪声性能低于ADISimPLL仿真预期值？∙锁相环锁定时间取决于哪些因素？如何加速锁定？∙为何我的锁相环在做高低温试验的时候，出现频率失锁？∙非跳频（单频）应用中，最高的鉴相频率有什么限制？∙频繁地开关锁相环芯片的电源会对锁相环有何影响？∙您能控制PLL芯片了么？，R分频和N分频配置好了么？∙您的晶振输出功率有多大？VCO的输出功率有多大？∙您的PFD鉴相极性是正还是负？∙您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？∙您的PLL环路带宽和相位裕度有多大？∙评价PLL频率合成器噪声性能的依据是什么？∙小数分频的锁相环杂散的分布规律是什么？∙到底用小数分频好还是整数分频好？∙ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？∙分频–获得高精度时钟参考源？∙PLL，VCO闭环调制，短程无线发射芯片？∙PLL，VCO开环调制？∙时钟净化----时钟抖动（jitter）更小？∙时钟恢复（Clock Recovery）？问题：参考晶振有哪些要求？我该如何选择参考源？答案：波形：可以使正弦波，也可以为方波。
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第１９卷 Ｖ０１．１９ 第ｌ９期 Ｎｏ．１９ 电子设计工程 Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｅｎｇｉｎｅｅｒｉｎｇ ２０１１年ｌ０月
Ｏｃｔ．２０１ｌ
基于ＨＭＣ８３０的低相噪低杂散频率源的设计 潘玉剑，张晓发，袁乃昌 （国防科学技术大学电子科学与工程学院，湖南长沙４１００７３）
摘要：针对频率源的相噪会恶化采样数据的信噪比，杂散会降低接收机灵敏度，提出了一种低相噪低杂散的设计方 法。该方法利用Ｈｉｔｔｉｔｅ公司的新推出的集成ＶＣＯ的锁相环芯片ＨＭＣ８３０进行设计．供电部分采用多个低噪声稳压芯 片，参考频率源为Ｐａｓｃａｌｌ公司的０ＣＸ０晶振。环路滤波器为无源四阶，使用Ｈｉｔｔｉｔｅ ＰＩ Ｄｅｓｉｇｎ软件进行设计，另外采 用Ｃ８０５１Ｆ３０ｏ单片机对锁相环芯片进行寄存器操作。实验结果显示：鉴相频率为１００ ＭＨｚ，输出频率为１．８ ＧＨｚ时， 整数分频模式下．相位噪声为一ｌ１２．２ ｄＢｃ／Ｈｚ＠ｌ ｋＨｚ．杂散抑制度为一７５．６ ｄＢｃ。 关键词：频率源；锁相环；ＨＭＣ８３０；相位噪声；杂散 中图分类号：ＴＮ９１１．８ 文献标识码：Ａ 文章编号：１６７４—６２３６（２０１１）１９一叭８０—０３ Ｄｅｓｉｇｎ ｏｆ ｌｏｗ ｐｈａｓｅ ｎｏｉｓｅ ａｎｄ ｌｏｗ ｓｐｕｒｉｏｕｓ ｆｒｅｑｕｅｎｃｙ ｓｏｕｒｃｅ ｂａｓｅｄ ｏｎ ＨＭＣ８３０
ＰＡＮ Ｙｕ－ｊｉａｎ，ＺＨＡＮＧ Ｘｉａｏ—ｆａ，ＹＵＡＮ Ｎａｉ—ｃｈａｎｇ （Ｓｃｈｏｏｌ ｏｆＥｌｅｃｔｒｏｎｉｃ Ｓｃｉｅｎｃｅ ａｎｄＥｎｇｉｎｅｅｒｉｎｇ，Ｎａｔｉｏｎａｌ Ｕｎｉｖｅｒｓ ｏｆＤｅｆｅｎｓｅ Ｔｅｃｈｎｏｌｏｇｙ，Ｃｈａｎｇｓｈａ ４１００７３，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ｔｏ ｄｅａｌ ｗｉｔｈ ｔｈｅ ｐｒｏｂｌｅｍ ｔｈａｔ ｐｈａｓｅ ｎｏｉｓｅ ｗｏｒｓｅｎｓ ｔｈｅ ＳＮＲ ｏｆ ｓａｍｐｌｉｎｇ ｄａｔａ ａｎｄ ｓｐｕｒｉｏｕｓ ｄｅｇｒａｄｅｓ ｔｈｅ ｓｅｎｓｉｔｉｖｉｔｙ ｏｆ ｔｈｅｒｅｃｅｉｖｅｒ，ａ ｍｅｔｈｏｄ ｏｆ ｌｏｗ ｐｈａｓｅ ｎｏｉｓｅ ａｎｄ ｌｏｗ ｓｐｕｒｉｏｕｓ ｉｓ ｐｒｅｓｅｎｔｅｄ．Ｔｈｅ ｍｅｔｈｏｄ ｄｅｓｉｇｎｓ ｗｉｔｈ ｔｈｅ ｈｅｌｐ ｏｆ ＨＭＣ８３０ ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ ＶＣＯ ｆｒｏｍ Ｈｉｔｔｉｔｅ．Ｓｅｖｅｒａｌ ｌｏｗ ｎｏｉｓｅ ｒｅｇｕｌａｔｏｒｓ ａｒｅ ｕｓｅｄ ａｓ ｔｈｅ ｐｏｗｅｒ ｓｕｐｐｌｙ，ａｎｄ ｒｅｆｅｒｅｎｃｅ ｆｒｅｑｕｅｎｃｙ ｓｏｕｒｃｅ ｉｓ ＯＣＸＯ ｆｒｏｍ Ｐａｓｃａｌ１．Ｌｏｏｐ ｆｉｌｔｅｒ ｉｓ ｐａｓｓｉｖｅ ａｎｄ ｆｏｕｒ－ｏｒｄｅｒ ｄｅｓｉｇｎｅｄ ｕｎｄｅｒ ｔｈｅ Ｈｉｔｔｉｔｅ ＰＩＪＬ Ｄｅｓｉｇｎ ｓｏｆｔｗａｒｅ．Ａｄｄｉｔｉｏｎａｌｌｙ． Ｃ８０５ １ Ｆ３００ＭＣＵ ｉｓ ｕｓｅｄ ｔｏ ｄｏ ｒｅｇｉｓｔｅｒ ｏｐｅｒａｔｉｏｎ ｉｎ ｔｈｅ ＰＬＬ ｃｈｉｐ．Ｅｘｐｅｒｉｍｅｎｔａｌ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｉｎ ｉｎｔｅｇｅｒ ｍｏｄｅ ｗｈｅｎ ｔｈｅ ＰＤ ｆｒｅｑｕｅｎｃｙ ｉｓ １００ ＭＨｚ ａｎｄ ｏｕｔｐｕｔ ｆｒｅｑｕｅｎｃｙ ｉｓ １．８ ＧＨｚ，ｔｈｅ ｐｈａｓｅ ｎｏｉｓｅ ｉｓ－１ １２．２ ｄＢｃ／Ｈｚ＠ｌ ｋＨｚ ａｎｄ ｔｈｅ ｓｐｕｒｉｏｕｓ ｓｕｐｐｒｅｓｓｉｏｎ ｒａｔｉｏ ｉＳ—７５．６ ｄＢｃ． Ｋｅｙ ｗｏｒｄｓ：ｆｒｅｑｕｅｎｃｙ ｓｏｕｒｃｅ；ＰＬＬ；ＨＭＣ８３０；ｐｈａｓｅ ｎｏｉｓｅ；ｓｐｕｒｉｏｕｓ
频率源可在雷达中用作本振信号．进行上下变频．也可 以作为数据处理的采样时钟等．在雷达和移动通信领域有着 重要的作用。相位噪声和杂散是衡量频率源的两个重要指 标，大的相位噪声会造成时域的抖动，导致采样数据的信噪 比恶化，而大的杂散会影响混频后信号的纯度，降低接收机 灵敏度＿１Ｊ。所以必须使这两者尽可能低。 频率源的设计目前主要有３种技术：直接频率合成、锁相 频率合成、ＤＤＳ（直接数字频率合成），而锁相频率合成具有 高性价比的特点。文中使用了锁相频率合成这一技术，借助 于ＨＭＣ８３０锁相环芯片设计出了一种低相噪低杂散的频率 源。实验结果表明该频率源的设计取得了理想的效果。 １ ＨｎＣ８３０的主要性能和工作原理 ＨＭＣ８３０是Ｈｉｔｔｉｔｅ公司于２０１１年４月份新推出的一款宽带 锁相环芯片，其内部集成了ＶＣＯ．输出频率范围为２５ ＭＨｚ～ ３ ＧＨｚ。内部鉴相器的鉴相频率可达１００ ＭＨｚ．高的鉴相频率 一方面可以降低相噪．另一方面可以设计带宽较宽的低通滤 波器，从而抑制ＶＣＯ噪声和缩短锁定时间。芯片典型的输出 收稿日期：２０１ １－０８—１９ 稿件编号：２０１ １０８０６４ 功率为６ ｄＢｍ，并且可以３ ｄＢ步进调节。该芯片可工作于整数 分频模式和小数分频模式．其中小数模式下典型分辨率 为３ Ｈｚ．并且在小数分频模式下引入了精确频率模式，使得某 些符合特定条件的频率可以精确获得。这款锁相环芯片有着 业界领先的低相噪和低杂散，其典型相噪为一１１０ ｄＢｃ／Ｈｚ。芯片 尺寸为６ｘ６ ｍｍ．并且在－４０～＋８５ ｏＣ都能保持良好的性能。 如图ｌ所示为ＨＭＣ８３０的功能框图，从图中可以看出该芯 片的各个功能模块。 参考信号从ＸＲＥＦＰ管脚进去到参考支路Ｒ分频器、ＰＦＤ 鉴频鉴相器、ＣＰ电荷泵，从ＣＰ管脚出去，通过外部低通滤波 器，再从ＶＴＵＮＥ管脚进去到ＶＣＯ压控振荡器，通过Ｎ分频器反 馈到ＰＦＤ鉴频鉴相器形成锁相环路。其中通过加到Ｎ分频器 上的△∑调制器以提供小数分频的功能。ＶＣＯ通过ＣＡＬ模块 获得校准的能力．最后ＶＣＯ通过一可变系数的分频器将需要 的频率输出，其中管脚ＲＦ＿Ｐ和ＲＦ＿Ｎ为差分输出。 外部控制信号通过ＳＣＫ、ＳＤＩ和ＳＥＮ管脚以ＳＰＩ总线的形 式写进芯片内部的寄存器。管脚ＬＤ＿ＳＤＯ为多功能管脚，可以 输出内部寄存器的值，也可以配置为锁定监测输出等信号， 配置为锁定监测输出时．高电平表示环路已经锁定，低电平
作者简介：潘玉剑（１９８７一），男，江苏盐城人，硕士。研究方向：射频微波电路设计。 一１８０— 潘玉剑，等基于ＨＭＣ８３０的低相噪低杂散频率源的设计 ＡＶＤＤ Ｎ／Ｃ ＶＰＰＣＰ ＣＰ Ｎ／Ｃ Ｎ／Ｃ ＶＤＤＬＳ Ｎ／Ｃ Ｎ／Ｃ ＲＶＤＤ 呈苣 量毒 薹器笛蛊呈 拿 ≥璺葛骞 ＳＥＮ ＲＦＰ ＲＦ—Ｎ ＶＣＣｌ Ｎ／Ｃ
蚕 Ｃ２ ＮＣＶＴＵＮＥ ｓ／ｃ
Ｎ／Ｃ
图Ｉ ＨＭＣ８３０功能框图 Ｆｉｇ．１ ＨＭＣ８３０ ｆｕｎｃｔｉｏｎａｌ ｄｉａｇｒａｍ
表示环路未锁定。ＣＥＮ管脚为芯片使能，ＢＩＡＳ管脚需串联一 电容到地，为偏置电路退耦。剩余管脚为各种电源输入以及 空闲管脚。 该芯片输出频率为
一 黄（ ‰） （ ） 其中 为参考信号频率，Ｒ为参考支路分频系数，％为 反馈支路分频系数的整数部分，％为反馈支路分频系数的 小数部分（当工作在整数模式时该值为０），Ｊ｝为从ＶＣＯ出来的 分频系数。根据芯片规定，只能为偶数。上述值均可以通过芯 片内部寄存器控制。
２频率源的实现 频率源的实现主要包括硬件电路的实现和软件的调试， 即寄存器的操作。 ２．１供电设计 由图１可以看出，该芯片有多达ｌＯ个电源管脚，为了使输 出的相噪和杂散尽可能小，供电部分需认真考虑。首先ＶＣＯ 的５ Ｖ供电不能受干扰影响，不然会增加噪声，故单独供电。 数字供电和模拟供电要分开．故将５ Ｖ模拟ＶＰＰＣＰ和５ Ｖ数字 ＶＤＤＬＳ分开供电。，；．３ Ｖ的数字ＤＶＤＤ３Ｖ和单片机的３－３ Ｖ使用
一个电源，剩余的３．３ Ｖ使用一个电源。故需共使用５块稳压芯 片。稳压芯片采Ｊ￣ＩＮＳ公司的低噪声ＬＰ３８７８和ＬＰ５９００稳压芯 片，ＬＰ３８７８输出５ Ｖ，ＬＰ５９００输出３－３ Ｖ。 ２．２低通滤波器设计 ＨＭＣ８３０由于内部集成了ＶＣＯ。故使用很简单，只需设计 １个外部滤波器就可以工作。低通滤波器在环路中处于鉴相 器和ＶＣＯ之间，可以滤除来自晶振的噪声，鉴相器本身的输 出噪声和载频分量，以及减少鉴相频率的泄露，还可以滤除 来自ＶＣＯ的噪声，但最重要的是建立起环路的动态特性。 滤波器设计时其带宽需要折中考虑，带宽小了，ＶＣＯ噪 声影响大，而且环路锁定时间延长；带宽大了，晶振和鉴相器 噪声影响大。本设计借助于Ｈｉｔｔｉｔｅ ＰＬＬ Ｄｅｓｉｇｎ设计滤波器。该 软件是Ｈｉｔｔｉｔｅ公司推出的锁相环辅助设计软件，可以仿真锁 相环的相噪特性、锁定时间等。通过仿真比较，在鉴相频率为
１００ ＭＨｚ，输出频率为１．８ ＧＨｚ时，设定滤波器为无源四阶低通 滤波器．３ ｄＢ带宽为１００ ｋＨｚ，相位裕度为８Ｏ度。滤波器电路图 如图２所示，电路两端分别接ＣＰ管脚和ＶＴＵＮＥ管脚。
图２低通滤波器电路图 Ｆｉｇ．２ Ｌｏｗ ｐａｓｓ ｆｉｌｔｅｒ ｃｉｒｃｕｉｔ
２．３整体硬件电路设计 ＨＭＣ８３０为差分输出．现在只需要单端输出。虽然可以通 过寄存器设置为单端输出，但考虑到最大功率输出，故采用 差分到单端的转换器，该转换器采用的是Ｍ／Ａ—ＣＯＭ公司的 Ｅ’ｒＣｌ—ｌ一１３。进行寄存器读写采用的是ｓｊＬａｂｓ公司的 Ｃ８０５１Ｆ３００．该单片机体积小，利于小型化。另外ＨＭＣ８３０外围 电路可以参照Ｈｉｔｔｉｔｅ给出的评估版电路图进行设计。如图３所 示，为设计完成的频率源的实体电路。
图３频率源实物图 Ｆｉｇ．３ Ａｃｔｕａｌ ｐｈｏｔｏ ｏｆｆｒｅｑｕｅｎｃｙ ８Ｏｌｌｒｅ￣
２．４软件编程 ＨＭＣ８３０拥有１７个ＰＬＬ寄存器和７个ＶＣＯ Ｓｕｂｓｙｓｔｅｍ寄存 器Ｈ。ＰＬＬ寄存器为Ｒｅｇ００ｈ到ＲｅｇＯＡｈ到Ｒｅｇｌ３ｈ．其中包括分多 个频系数寄存器、电荷泵寄存器、锁定监测寄存器等。ＶＣＯＳｕｂｓｙｓｔｅｍ 寄存器为ＶＣＯ＿Ｒｅｇ００ｈ到ＶＣＯ＿ＲｅｇＯ６ｈ．包括ＶＣＯ分频系数设 定、输出功率设定和信号输出设定等。对ＶＣＯ Ｓｕｂｓｙｓｔｅｍ寄存 器的操作是通过写ＰＬＬ寄存：ｉ￣Ｒｅｇ０５实现的。 对寄存器操作的一般顺序和说明如下： １）写Ｒｅ ２ｈ寄存器，参考支路分频系数设定； ２）写Ｒｅ ６ｈ寄存器，该寄存器设置芯片工作于整数模式 或小数模式： ３）写Ｒｅｇ０７ｈ寄存器，设置锁定监测的时间窗口。时间窗 口设置过小会造成无法监测是否锁定： ４）写Ｒｅｇｏ９ｈ寄存器，设置电荷泵电流和电荷泵偏移电 流。小数模式下需设置电荷泵偏移电流，整数模式不需要。一 般电荷泵电流越大，相噪越小； ５）写ＲｅｇｏＡｈ，ＶＣＯ自动校准设置，如设置为手动校准，可 以实现捷变频： ６）写Ｒｅ Ｂｈ，可以设置为防止锁相环跳周或滑变； ８）写Ｒｅｇ０Ｆｈ，ＬＤ＿ＳＤＯ管脚功能定义，一般配置为锁定监 一１８１—