FPGA与CPLD 总结

CPLD(complex programable logic device)复杂可编程逻辑器件

FPGA（field programable gate array)现场可编程门阵列

FPGA和CPLD的逻辑单元本身的结构与SPLD相似，即与阵列和可配置的输出宏单元组成。FPGA逻辑单元是小单元，每个单元只有1-2个触发器，其输入变量通常只有几个因而采用查找表结构（PROM形式）

这样的工艺结构占用的芯片面积小，速度高（通常只有1-2纳秒），每个芯片上能集成的单元数多，但逻辑单元功能弱。

如果想实现一个较复杂的功能，需要几个这样的单元组合才能完成（总延时是各个单元延时和互连延时的和），互连关系复杂。

CPLD中的逻辑单元是单元，通常其变量数约20-28个。因为变量多，所以只能采用PAL结构。由于这样的单元功能强大，一般的

逻辑在单元内均可实现，因而其互连关系简单，一般通过集总总线既可实现。电路的延时通常就是单元本身和集总总线的

延时（通常在数纳秒至十几纳秒），但是同样集成规模的芯片中的触发器的数量少得多。从上面分析可知道：小单元的FPGA较适合数据型系统，这种系统所需要的触发器数多，但是逻辑相对简单；大单元的CPLD较适合

逻辑型系统，如控制器等，这种系统逻辑复杂，输入变量多，但触发器需求量相对较少。

反熔丝工艺只能一次性编程，EPROM EEPROM 和FLASH工艺可以反复的编程，但是他们一经编程片内逻辑就被固定。他们都是

只读型（ROM）编程，这类编程不仅可靠性较高还可以加密。

XILINX公司的FPGA芯片采用RAM型编程，相同集成规模的芯片中的触发器数目较多，功耗低，但是掉电后信息不能保存，必须

与存储器联用。每次上电时必须先对芯片配置，然后才能使用，这似乎是RAM型PLD的缺点，但是ROM型PLD中的编程信息在使用时

是不能变化的，RAM型PLD却可以在工作时更换内容，实现不同的逻辑。

CPLD和FPGA的结构，性能对照：

CPLD FPGA PROM

集成规模：小（最大数万门）大（最高达百万门）

单元粒度：大（PAL结构）小（PROM结构）

互连方式：集总总线分段总线长线专用互连

编程工艺：EPROM EEPROM FLASH SRAM

编程类型：ROM RAM型须与存储器联用

信息：固定可实时重构

触发器数：少多

单元功能：强弱

速度：高低222222222222222222222222222222222222

延迟：确定，可以预测不能确定不能预测

功耗：高低

加密性能：可加密不能加密

适用场合：逻辑型系统数据型系统

LCA（LOGIC CELL ARRAY）逻辑单元阵列

CLB（CONFIGURABLE LOGIC BLOCK）可配置逻辑模块

IOB（INPUT OUTOUT BLOCK）输入输出块

Spartan-xl系列FPGA的主要特性

SPARTAN-XL系列的FPGA具有低压，低功耗的特点。随着外界提供的电压降低到3.3v，该系列FPGA比在5v电压工作下的功耗降低

了一半。此外该系列FPGA为计数器和算术应用提供了更高的速度，工作频率超过120MHz。

SPARTAN-XL系列FPGA是唯一提供片上RAM代替ASCI设计FPGA产品。这种片上RAM就是可选RAM存储器，可有效的用于FIFO，位移存储等设计。

SPARTAN-XL系列FPGA采用了标准的FPGA结构，主要包括3个部分：

1：可配置逻辑块（CLBs）：CLBs用于实现用户设计的逻辑功能；（包括3个查找表LUT，他们用做逻辑函数发生器，还有两个触发器以及

两组信号多路选择器）

2：输入输出块（IOBs）：IOBs提供芯片的封装引脚与内部信号连线之间的接口；

3：布线资源：其用于CLBs和IOBs的输入和输出之间的连接；SPARTAN-XL系列的FPGA存储器的配置模式主要有两种：单端RAM和双端RAM。对于这两种模式，写操作是同步的（边沿触发），而读操作是异步

的。在单端模式中，一个CLB可配置一个16*1，或（16*1）*2，或是32*1的RAM阵列。在双端模式下，一个CLB仅能配置成一个16*1的RAM阵列。

SPARTAN-Ⅱ系列FPGA是XILINX公司生产的代替ASIC的第二代FPGA产品。该系列FPGA密度高达5292个逻辑元胞，即20*10000个系统门，采用基于

VIRTEX TM结构的流水线新结构，片内含有嵌入式RAM，并采用先进的0.22/0.18цm半导体工艺，6层板结构。具有无限可编程性。

SPARTAN-Ⅱ系列FPGA的主要特性：

SPARTAN-Ⅱ系列FPGA芯片采用低压布线结构。片内含有丰富的寄存器/锁存器，时钟使能信号，同步，异步置位/复位信号。为了增强时钟

控制提供了4个精确的延时锁项环（DLLs）；含有4个主要全局低偏移时钟分配网络，以及24个次全局网络；有两种类型的片上随机存取内存

（SELECTRAM TM）：块状分布式RAM。为满足高速预算设计的进位逻辑提供精确的乘法器，以适应各种PCI应用。

SPARTAN-Ⅱ系列FPGA的基本结构原理：

SPARTAN-Ⅱ系列FPGA主要包括5个可配置部分：

1：可配置逻辑块（CLBs），用于实现大部分逻辑功能；（构成CLB的基本结构是逻辑元胞LC，一个LC包括一个4输入的函数发生器，进位逻辑和一个存储部分。每个LC中，函数发生器的输出既是CLB的输出又是D触发器的输入。每个SPARTAN-Ⅱ系列FPGA包括4个LCs。每个CLB由相似的两个单元构成。除了4个基本的LCs之外，SPARTAN-Ⅱ系列FPGA CLB还包括可以提供5输入或是6输入的函数发生器。因此在估计所给器件系统门数时，应以每个CLB包含4.5个LCs计算。）

2：在CLBs的周围分布着可编程的输入输出（IOBs），提供引脚与内部逻辑之间的连接接口；

3：丰富的多层互连结构；

4：片上随机存去内存（SELECTRAM TM）；

5：DLL时钟控制块；

SPARTAN-Ⅱ系列FPGA的先进结构

1：块状RAM

在SPARTAN-Ⅱ系列FPGA中有几个大的块状RAM。这些块状RAM是按列排列的。所有SPARTAN-Ⅱ系列FPGA器件都有两个这样的列，他们沿着芯片垂直边排列。每个块状