SignalTap使用 - 360文档中心

第二章 QuartusII基本使用方法

为了便于迅速了解SignalTapⅡ的使用方法，本节以上面设计的信号发生器为例介绍SignalTapⅡ的使用方法，而后进一步叙述SignalTapⅡ的其他使用方法。
2.4.1
应用SignalTapII测试singt
2.5
嵌入式锁相环a1tPLL宏功能模块调用
PPCA片内嵌入式锁相环PLL可以与一输入的时钟信号同步，并以其作为参考信号实现锁相，从而输出一至多个同步倍频或分频的片内时钟，以供逻辑系统应用。与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，减少片外干扰；还可以改善时钟的建立时间和保持时间。cyclone系列和Stratix系列器件中的锁相环能对输入的参考时钟相对于某一输出时钟同步独立乘以或除以一个因子，并提供任意相移和输出信号占空比。 2.5.1 2.5.2 建立嵌入式锁相环PLL元件测试锁相环PLL
2.4
使用嵌入式逻辑分析仪进行实时测试
随着逻辑设计复杂性的不断增加，在计算机上以软件方式的仿真测试变得更加耗费时间，而不断需要重复进行的硬件系统的测试同样变得更为困难。为了解决这些问题，设计者可以将一种高效的硬件测试手段和传统的系统测试方法相结合来完成。这就是嵌入式逻辑分析仪的使用。它可以随设计文件一并下载于目标芯片中，用以捕捉目标芯片内部，设计者感兴趣的信号节点处的信息，而又不影响原硬件系统的正常工作。这就是 QuartusⅡ 中 SignalTapⅡ的使用目的。
QuartusⅡ包括模块化的编译器。编译器包括的功能模块有分析／综合器(Analysis&Synthesis)、适配器(Fitter)、装配器(Assembler)、时序分析器 (Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)、编辑数据接口(Compiler Database Interface)等。可以通过选择Start Compilation来运行所有的编译器模块，也可以通过选择Start单独运行各个模块。还可以通过选择Compiler Tool(Tools菜单)，在Compiler Tool窗口中运行该模块来启动编译器模块。在Compiler Tool窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。

用SignalTapⅡ逻辑分析仪调试FPGA

摘要ＳｎＴｐＩ内嵌逻辑分析仪是Ａｅ公司Ｑ￣ｕ软件中内嵌的一种调试程序，过把一段执行逻辑分析功能ｉａａｇｌＩｈｒａｕｓＩＩ通
的代码和客户的设计组合在一起编译、布局布线，成传统逻辑分析仪的功能。介绍了ＳｎＴｐＩ基本内容、现原理以及完ｉａａＩ的ｇｌ实在实际工程中的应用环境。结合ＡＭ交换矩阵的设计实例，细阐述了用Ｓｇａａｌ对ＦＧＴ详ｉｌｐＩｎＴＰＡ调试的具体方法和调试步骤，
ＡｂｓｒｃＳｇａＴａＩｅｅｄｄｌｇｃａａｙｒｗｈｃｃｏｔａｔｉｎｌｐＩｍｂｄｅｏｉｎｌｚ，ｉｈａｃｍｐｌｈｓｔｅｆｎｔｎｆｔａｉｏａｏｉｎｌｚｒｔｒｕｈｃｍｂｎｔｎｏｅｉｅｈｕｃｉｓｏｒｄｔｎｌｌｇｃａａｙｅｈｏｇｏｉａｉｆｓｏｉｏ
ｉｔｄｃｄｉｅａ．ｉａｙａａｙｉａｄｃｍｐｒｏｅｃｎｕｔｄｗｔａｉｏａｌ￥ｃａａｙｅｑｉｍｅｔｆｏａｓｎｏｄａｔｅｄｎｒｕｅｎｄｔｉＦｎｌ，ｎｌｓｏａｉｎａｏｄｃｅｉｔｄｔｎｌｏｌｚｒｅｕｐｎｓｏｃｍｐｒｏｆｖｎａｓａｏｌｌｓｎｓｒｈｒｉｎｒｉａｇｎ
ｃｖｒｄｉｉａｒＢｅｅａｐｅｏｅｓｔｈｆｂｉｅｉ，ｅｍｅｏｓａｄｓｅｓｉｅｕｇｎｅＦＰＧＡｅｉｓｎｉａＴａＩａｅｏｅｅｎｔｓｐｐｅ．ｙｔｘｈｈｍｌｆｔ￣ｃａｒｃｄｓｇｔｔｄｎｔｐｎｄｂｇｉｇｔｈｎ பைடு நூலகம் ｈｈｄｓｇｕｉＳｇｌｐＩｎｇｎｒ

第4章 Quartus II 使用方法嵌入式逻辑分析仪

EDA技术与VHDL第4章Qiartus II 使用方法1．创建工程准备工作KONXIN1．创建工程准备工作2. 创建工程2.创建工程2.创建工程3．编译前设置3．编译前设置4．全程编译K X康芯科技K X康芯科技4.1 QuartusII设计流程5．时序仿真5．时序仿真图4-10 波形编辑器5．时序仿真图4-11 设置仿真时间长度5．时序仿真图4-12 .vwf激励波形文件存盘4.1.2 创建工程图4-13 向波形编辑器拖入信号节点5．时序仿真图4-14 设置时钟CLK的周期5．时序仿真图4-15 设置好的激励波形图5．时序仿真图4-16 选择总线数据格式5．时序仿真图4-17 选择仿真控制5．时序仿真图4-18 仿真波形输出5．时序仿真图4-19 选择全时域显示6．观察RTL电路7．引脚锁定和下载图4-20 Assignment Editor编辑器7．引脚锁定和下载图4-21 表格方式引脚锁定对话框图7．引脚锁定和下载4-22 图形方式引脚锁定对话框8．编程下载图4-23 选择编程下载文件8．编程下载图4-24加入编程下载方式8．编程下载图4-25 双击选中的编程方式名9．AS模式编程图4-26 ByteBlaster II接口AS模式编程窗口10．JTAG间接模式编程图4-27 选择目标器件EP1C6Q24010．JTAG 间接模式编程图4-28 选定SOF文件后，选择文件压缩10．JTAG间接模式编程图4-29 用JTAG模式对配置器件EPCS1进行间接编程逻辑分析仪是一种类似于示波器的波形测试设备，它可以监测硬件电路工作时的逻辑电平（高或低），并加以存储，用图形的方式直观地表达出来，便于用户检测、分析电路设计(硬件设计和软件设计) 中的错误，逻辑分析仪是设计中不可缺少的设备，通过它，可以迅速地定位错误，解决问题，达到事半功倍的效果。

逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。

Quartus II 使用方法

4.3 定制LPM_ROM元件
图45 调入ROM初始化数据文件并选择在系统读写功能
4 LPM_ROM宏模块应用
4.3 定制LPM_ROM元件
图46 LPM_ROM设计完成
【例4-3】
LIBRARY ieee;
4.4 LIBRARY alLterPa_mMf; _ROM宏模块应用
ENTITY data_rom IS
q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );
END COMPONENT;
(接下页）
4.4 LPM_ROM宏模块应用 BEGIN q <= sub_wire0(7 DOWNTO 0);
altsyncram_component : altsyncram
GENERIC MAP ( intended_device_family => "Cyclone", --参数传递映射
width_L;
numwords_a
: NATURAL; operation_mode : STRING;
outdata_reg_a : STRING;
address_aclr_a : STRING;
outdata_aclr_a : STRING;
INSTANCE_NAME=NONE", lpm_type => "altsyncram" )
--LPM类型
PORT MAP ( clock0 => inclock, address_a => address,q_a => sub_wire0 );
END SYN;
4 LPM_ROM宏模块应用
4.4 完成顶层设计

Quartus 使用说明

• 仿真一般需要建立波形文件、输入信号节点、编辑输入信
号、波形文件的保存和运行仿真器等过程。
3.3.3 仿真设计文件（续1）
1 、建立波形文件
波形文件用来为设计产生输入激励信号。利用 Quartus II 波形编辑器可以创建矢量波形文件(.vwf)
• 创建一个新的矢量波形文件步骤如下：
（1）选择QuartusⅡ主界面 File 菜单下的New命令，弹出新建对话框；（2）在新建话框中选择 Other Files 标签页，从中选择 Vector Waveform File，点击OK按钮，则打开一个空的波形编辑器窗口，主要分为信号栏、工具栏和波形栏。
3.3.3 仿真设计文件（续4）
2、输入信号节点
（2）点击Insert Nodeor Bus对话框中的Node Finder…按钮，弹出Node Finder窗口，在此窗口中添加信号节点。
3.3.3 仿真设计文件（续5）
3、编辑输入信号
编辑输入信号是指在波形编辑器中指定输入节点的逻辑电平变化，编辑输入节点的波形。在仿真编辑窗口的工具栏中列出了各种功能选择按钮，主要用于绘制、编辑波形，给输入信号赋值。具体功能如下：：在波形文件中添加注释；：修改信号的波形值，把选定区域的波形更改成原值的相反值；：全屏显示波形文件；：放大、缩小波形；：在波形文件信号栏中查找信号名，可以快捷找到待观察信号；：将某个波形替换为另一个波形；：给选定信号赋原值的反值；：输入任意固定的值；：输入随机值：给选定的信号赋值，X表示不定态，0表示赋0，1表示赋1，Z表示高阻态，W表示弱信号，L表示低电平，H表示高电平，DC表示不赋值。
• 缺点：
3.3.2 编译设计文件
• QuartusⅡ编译器的主要任务是对设计项目进行检查并完成逻辑综合，

EDA技术3-QUARTUS使用方法

厦门理工学院通信系刘虹 25
厦门理工学院通信系刘虹
26
3.4 LPM_ROM宏模块应用
使用Quartus II 的MegeWizard Plug-In Manager中的宏功能模块可以帮助用户完成一些复杂系统的设计，并可以方便地对现有的设计文件进行修改。这些宏功能模块包括LPM（Library Parameterized Megafunction）、MegaCore（例如FFT、FIR等）和AMMP（Altera Megafunction Partners Program，例如PCI、DDS等）。下面以波形发生器的设计为例，介绍Quartus II宏功能模块的使用方法。
厦门理工学院通信系刘虹 2
为了方便电路设计，设计者首先应当在计算机中建立自己的工程目录（如d:\myeda）。将自己的全部EDA设计文件放在文件夹中。
注意：工程文件夹的名称不要使用汉字，最好也不要使用数字。
厦门理工学院通信系刘虹
3
Quartus II原理图输入的基本操作
编辑原理图
引脚锁定
厦门理工学院通信系刘虹
24
在设计中嵌入SignalTap Ⅱ逻辑分析
仪有两种方法：第一种方法是建立一个
SignalTap Ⅱ文件(.stp)，然后定义STP文
件的详细内容；第二种方法是用
MegaWizard Plug-InManager建立并配臵
STP文件，然后用MegaWizard实例化一个
HDL输出模块。
厦门理工学院通信系刘虹
29
1. 加入计数器元件用鼠标双击原理图编辑窗，在弹出的元件选择窗的 “Libraries”栏目中选择 “arithmetic”的 “lpm_counter”（计数器） LPM元件。LPM是参数化的多功能库元件，每一种LPM元件都具有许多端口和参数，通过对端口的选择与参数的设臵得到设计需要的元件。

专题3-Quartus-II-软件使用入门

Create a New Project Based on an Existing Project & Settings
湖南铁道职业技术学院
添加文件
添加文件
• Graphic (.BDF, .GDF) • AHDL • VHDL • Verilog • EDIF
注意: • 已经在工程目录下的文件不需要添加 • 如果文件名称和实体名称不同，要添
湖南铁道职业技术学院
文本的设计输入
❖ 文本编辑工具特性 ▪ HDL 文件显示行号 ▪ 预览 HDL语言模板 ▪ 语法颜色 ▪ 编辑文件时, 显示星号标记(*) • 文件保存后星号标记消失
❖ 支持语言 ▪ AHDL (.tdf) ▪ VHDL (.vhd, .vhdl) ▪ Verilog (.v, .vlg, .verilog, .vh)
湖南铁道职业技术学院
HDL 模板
Select Language. Select Template Section. Preview Window Display Section
Menu Bar: Edit Insert Template… or Click on the Shortcut Button
布局与布线
时序分析
生成文件
编
译
仿真
下载
湖南铁道职业技术学院
设计输入方式
❖ Quartus II
▪ 文本编辑器
TopLevel
• AHDL
File
• VHDL
• Verilog
▪ 原理图编辑器 • Block Diagram File
.bdf .gdf
.bsf
.tdf
.vhd
.v

SignalTapⅡ在N-ios Ⅱ系统调试中的应用

Ｋｅｒｓｙｗｏｄ：ＮｉｓＩ；ｇａＴａｌ；ｍｂｄｅｏｉｎｌｚｒｏ。ＩＳｉｎｌｐＩｅｅｄｄｌｇｃａａｙｅ
１引言
ＳＰＯＣ是Ａｔｒｌａ公司提出的一种灵活、高效的片上系统设ｅ计方案，它将处理器、存储器９３文献ｆ识鹏：Ｂ，Ｊｉ文章编Ｉｌ０７４（０６８０７３：０３２ｌ２０）００４０
ＡｐｌａｉｎｏｇａＴｐｉＤｅｕｇｎｆｏｓｅｐｉｔｆｎｌａｌｎｃｏＳｉｌｂｇｉｇｏｓＩＳｙｔｍＮｉｌ
梁起１姜永林，玉龙。，高
（．１哈尔滨新中新电子股份有限公司，黑龙江哈尔滨１０９，．５００２哈尔滨工业大学控制科学与工程系，黑龙江哈尔滨１００￣５０１３哈尔滨工业大学通信技术研究所黑龙江哈尔滨：ｏ０）．５ｏ：
ｏＴｈｏｏｙＨａｂ５０１Ｃｉａ）ｆｅｎｌｇ，ｒｉ１００，ｈｎｃｎ
Ａｂｓｒｃ：ＳｇａＴａＩｉｙｔｍｉｅｕｏ１ｅｉｔｒａｉｎｌａｅｍｏｉｒｄｔｒｇｈｏｔａｔｉｎｌｐＩｓａｓｓｅｃｄｂｇｔｏ．ｎｅｎｌｇａｓｃｎｂｎｔｅｈｏｕｈｔｅｄｗｎｏｄｎａｌＴｈｓｏｌａｉｇｃｂｅｗｈｅｎＰＬＤｓｉｒｎｉｇ．ｕｎｎＥｍｂｅｄｄｐｏｃｓｏｒＮｉｓＩｉｌ— ｕｐｓＵｔＳＣｔｕｔｒ，ｉｃｎｂｓｇｅｅｔｙａｄｈｖｄｅｒｅｓｏ。ＩｓａｌｐｒｏｅＣＰｗｉｈＲＩｓｒｃｕｅｔａｅｄｅｉｎｄｎａｌｎａｅ

第七章QUARTUSII入门指南

第七章QUARTUSII⼊门指南第七章 QUARTUS II ⼊门指南7.1 QUARTUS II软件简介7.2 QUARTUS II基本设计流程7.3 原理图输⼊设计⽅法7.4 嵌⼊式逻辑分析仪SignalTap II的使⽤7.5 宏功能模块的应⽤7.1 QUARTUS II软件简介Quartus II是Altera公司推出的CPLD/FPGA开发⼯具，Quartus II提供了完全集成且与电路结构⽆关的开发包环境，具有数字逻辑设计的全部特性，包括：可利⽤原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体⽂件；芯⽚（电路）平⾯布局连线编辑；LogicLock增量设计⽅法，⽤户可建⽴并优化系统，然后添加对原始系统的性能影响较⼩或⽆影响的后续模块。

7.1.1 QUARTUS II基本特点功能强⼤的逻辑综合⼯具；完备的电路功能仿真与时序逻辑仿真⼯具；定时/时序分析与关键路径延时分析；可使⽤SignalTap II逻辑分析⼯具进⾏嵌⼊式的逻辑分析；⽀持软件源⽂件的添加和创建，并将它们链接起来⽣成编程⽂件；使⽤组合编译⽅式可⼀次完成整体设计流程；⾃动定位编译错误；⾼效的期间编程与验证⼯具；可读⼊标准的EDIF⽹表⽂件、VHDL⽹表⽂件和Verilog⽹表⽂件；能⽣成第三⽅EDA软件使⽤的VHDL⽹表⽂件和Verilog⽹表⽂件。

7.1.2 QUARTUS II系统安装1、QUARTUS II安装Quartus II 系统要求较⾼的系统配置，配置过低将使得编译过程⼗分缓慢。

对于安装Quartus II 7.2版本的系统必须满⾜以下最低要求：z硬件：运⾏速度为866MHz或更快Pentium III 以上计算机，系统内存容量⼤于256M。

z操作系统：Microsoft Windows 2000或Microsoft Windows XP。

安装QuartusII 之前建议浏览⼀下安装⽂件夹下的帮助⽂件及注意事项。

4第4章 QuartusII应用向导

康芯科技
4.3 嵌入式逻辑分析仪使用方法
4.编译下载
6．启动SignalTap II进行采样与分析
图4-39 下载cnt10.sof并准备启动SignalTap II
KX
康芯科技
4.3 嵌入式逻辑分析仪使用方法
6．启动SignalTap II进行采样与分析
图4-40 SignalTap II采样已被启动
KX
康芯科技
4.3 嵌入式逻辑分析仪使用方法
7．SignalTap II的其他设置和控制方法
图4-41 SignalTap II数据窗设置后的信号波形
KX
康芯科技
4.4 原理图输入设计方法
4.4.1 设计流程
1. 为本项工程设计建立文件夹
假设本项设计的文件夹取名为adder，路径为：d:\adder。
KX
康芯科技
习题
4-10. 用D触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数器。 4-11. 应用4位全加器和74374构成4位二进制加法计数器。
4-12. 用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。
KX
康芯科技
4.1 基本设计流程
4.1.2 创建工程
图4-4 选择目标器件EP2C5T144C8
KX
康芯科技
4.1 基本设计流程
4.1.2 创建工程
图4-5 将Max+plusII工程转换为QuartusII工程
KX
康芯科技
4.1 基本设计流程