无相位截断误差DDS的设计与FPGA实现

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基于FPGA的DDS信号发生器设计

基于FPGA的DDS信号发生器设计随着数字信号处理（DSP）技术的发展，直接数字频率合成器（DDS）逐渐取代了传统的频率合成器，成为一种高性能的信号发生器。

DDS信号发生器通过数字信号直接产生模拟信号，具有频率精度高、可编程性强和快速调频等优点。

本文将通过FPGA实现DDS信号发生器的设计。

首先，我们需要了解DDS信号发生器的基本原理。

DDS信号发生器的核心是相位累加器、查找表和数模转换器（DAC）。

通过累加器产生相位累积，将相位累积的结果通过查找表得到对应的振幅值，并经过数模转换器输出模拟信号。

1.确定需要生成的信号的参数，包括输出频率、相位步进精度、振幅等。

根据这些参数，计算累加器的增量值，即每个时钟周期累加器需要累加的值。

2.在FPGA中设计相位累加器。

相位累加器的宽度取决于相位步进精度，一般为32位或64位。

通过在每个时钟周期加上增量值，实现相位的累加。

3.设计查找表。

查找表的大小取决于数字信号的分辨率，一般为2^N 位。

通过输入相位值查找对应的振幅值。

4.设计数模转换器（DAC）。

通过DAC将数字信号转换为模拟信号输出。

5.在FPGA中实现控制逻辑，包括控制相位累加器和查找表的读写操作，使其按照设定的参数进行相位累加和振幅输出。

6.将设计好的FPGA模块进行综合、布局和时序约束，生成比特流文件。

通过以上步骤，基于FPGA的DDS信号发生器的设计就完成了。

设计好的FPGA模块可以实现高精度、高稳定性的信号发生器，广泛应用于通信、雷达、医疗设备等领域。

需要注意的是，在设计过程中需要考虑到FPGA的资源限制，包括LUT资源的利用、频率分辨率和输出频率的限制等。

此外，还可以通过增加相位累积周期、使用多路查找表和多路DAC等方法进一步优化设计。

综上所述，基于FPGA的DDS信号发生器设计是一个较为复杂的过程，需要对DDS原理有深入的理解，并结合FPGA的特点进行设计。

通过合理的设计和优化，可以实现高性能的DDS信号发生器。

DDS信号发生器设计和实现

DDS信号发生器设计和实现一、引言DDS（Direct Digital Synthesis）是一种基于数字信号处理技术的信号发生器设计方法。

DDS信号发生器是通过数字的方式直接生成模拟信号，相比传统的方法，具有频率稳定、调制灵活、抗干扰能力强等优势，广泛应用于频率合成、通信系统测试、医疗设备、雷达系统等领域。

本文将介绍DDS信号发生器的设计和实现。

二、DDS信号发生器的原理1.相位累加器：负责生成一个连续增加的相位角，通常以一个固定精度的二进制数表示。

2.频率控制器：用于控制相位累加器的相位角速度，从而控制信号的频率。

3.数字到模拟转换器：将相位累加器的输出转换为模拟信号。

4.系统时钟：提供时钟信号给相位累加器和频率控制器。

三、DDS信号发生器的设计步骤1.确定要生成的信号的频率范围和精度需求。

2. 选择适合的数字信号处理器或FPGA进行设计。

常用的DSP芯片有AD9910、AD9858等，FPGA则可选择Xilinx、Altera等厂商的产品。

3.根据需求设计相位累加器和频率控制器，相位累加器的位数和频率控制器的速度决定了信号的精度。

4.确定数字到模拟转换器的采样率和分辨率，选择合适的D/A转换芯片。

5. 编写控制程序和信号生成算法，包括相位累加器和频率控制器的控制。

可以使用C语言、Verilog HDL等进行编程。

6.进行硬件的布局和连线，将各个组件按照设计要求进行连接。

7.进行电源和接地的设计，确保稳定的供电和减少噪声干扰。

8.进行数字信号处理器或FPGA的编程，烧录控制程序。

9.进行信号输出测试，调整参数和算法，确保生成的信号符合要求。

10.编写使用说明书和性能测试报告，并对信号发生器进行完整性和可靠性测试。

四、DDS信号发生器的实现案例以实现一个简单的正弦信号发生器为例，介绍DDS信号发生器的实现过程。

1.确定生成的正弦信号范围为1Hz~10kHz，精度为0.1Hz。

2. 选择Xilinx的FPGA芯片，根据需要设计12位的相位累加器和24位的频率控制器。

基于FPGA的并行DDS信号发生器的设计与实现

的容量，常取相位累加器输出Ｎ位二进制码中的高Ｍ位作通
通过解析来自ＮｏＩＣＵ的指令用于各个模块之间的控制与ｉｓＩＰ
调节。两路ＤＳ电路都包括由ＦＧ实现的相位累加器、ＤＰＡ波形存储器等电路，其中波形存储器采用ＦＧ片内的双端口ＰＡＲＭ来实现。Ａ本设计将各种标准波形的波形幅度值存储在Ｆａｈ的文ｌｓ件系统中，统运行时根据需要将相应的波形数据写入ＤＳ系Ｄ
储器的寻址；调制Ｄ用于产生内部调制信号，控制模块ＤＳ主
时钟Ｆｌ控制下以频率控制字Ｆｗ为步长做累加，加的ｃｋ的ｃ累
结果作为波形存储器ＲＭ的寻址，了减小波形存储器所需Ｏ为
妒ｆ＝２（）（）２
电路的波形存储器中。系统通过双ＤＳ电路产生两路波形Ｄ信号在双通道的模式下可作为双通道的信号输出，在做信而
号的调制时，ＤＳ电路产生的双路波形信号可以分别的作双Ｄ
ＤＥＮＧｕ —ｉｇＸＡＯｉｊｎＹｅｐｎ．ＩＴｅｕ－
（ｃｏｌｆｏｐｔｒｃｎｅｎｅｃｍｍｕｉｔｎｎｉｅｒｇｉｇｕＵｉｅｓｙＺｅｊｎ１０３Ｃｉ）ＳｈｏｏＣｍｕｅｉｃｄｌｏＳｅａＴｅｎｃｉｇｅｉ，Ｊｎｓｎｖｒｉ，ｈｎｉｇ２２１，ｈｎａｏＥｎｎａｔａａ

基于FPGA的DDS设计与实现

基于FPGA的DDS设计与实现作者：白玉邱敏张桂英来源：《消费电子·理论版》2013年第02期摘要：本文在理论上对直接数字频率合成（DirectDigitalSynthesizer）的原理及其输出信号的性能进行了分析，用台湾友晶公司的DE2开发板设计完成了DDS产生正弦波的软硬件调试。

正弦波输出为23.84Hz至1562500Hz，精度为23.84Hz，相位0至360度，精度小于0.1度。

关键词：相位累加器；相位调制器；DDS；FPGA中图分类号：TN741 文献标识码：A 文章编号：1674-7712 （2013） 04-0093-01频率合成技术广泛应用于通信、航空航天、仪器仪表等领域。

目前，常用的频率合成技术有直接频率合成、锁相频率合成和直接数字频率合成（DDS）等。

其中DDS是一种新的频率合成方法，是频率合成的一次革命。

一、DDS的组成及其原理DDS是一种全数字的频率合成方法，其基本结构主要由相位累加器、相位调制器、波形存储ROM、D/A转换器组成，如图1所示。

相位累加器由一个N位的加法器和一个N位的寄存器构成，通过把上一个时钟的累加结果反馈回加法器的输入端而实现累加功能。

K为频率控制字，P为相位控制字。

设fc为参考时钟频率，N为相位累加器的字长。

正弦波在相位上的精度定为N位，于是频率分辨率为1/2N。

可以得到DDS方程为，其中f0是输出频率。

当K=1时，输出最低频率。

而DDS理论上的最大输出频率由奈奎斯特采样定律决定，即，此时K=2N-1。

只要N取值很大，DDS就可得到很细的频率间隔。

但D/A转换器的位数是一定的，一个周期分为2N个点，如果N取值很大，在波形ROM中存储了很多相同幅值的点，这样没有必要。

假设D/A转换器的位数是n，波形存储器的地址位数是m，而正弦函数的最大斜率是1，必须保证此处的水平分辨率大于垂直频率，有如下关系：，对于n和m 都为正整数，可得m=n+2。

同时采用截断式用法，取相位累加器的高m位，以减少波形ROM 的容量。

基于FPGA的DDS信号源设计培训

基于FPGA的DDS信号源设计培训基于FPGA的DDS信号源设计是一种使用数字直接合成技术（DDS）在可编程逻辑器件（FPGA）上实现信号源的方法。

DDS是一种通过数字计算方式生成任意频率和相位的信号的技术。

在传统信号源设计中，通常使用锁相环（PLL）或震荡器电路来生成特定频率的信号。

而DDS信号源通过数字计算的方式，可以实现更高的频率分辨率和频率稳定性。

在基于FPGA的DDS信号源设计中，首先需要将输入的参考时钟进行数字化。

通常使用的是外部时钟源，如晶振或GPS同步时钟等。

然后，通过时钟分频和相位累加器等数字逻辑电路，将参考时钟转换为所需的频率和相位。

接下来，使用数字幅度调制电路对信号进行幅度调制，以实现所需的信号形式，如正弦波、方波、三角波等。

FPGA作为可编程逻辑器件，具有高度灵活性和可重配置性。

它可以通过编程方式实现不同的信号生成算法和信号处理功能。

通过使用FPGA实现DDS信号源，可以满足不同应用领域中对信号源的复杂要求，如通信系统、雷达系统、医疗设备、音频设备等。

在基于FPGA的DDS信号源设计过程中，需要考虑以下几个关键问题：1.时钟频率选择：选择合适的时钟频率对于实现高分辨率和频率稳定性至关重要。

较高的时钟频率可以提供更高的频率分辨率，但也会增加硬件复杂度和功耗。

较低的时钟频率可能导致频率稳定性下降。

因此，需要根据具体应用需求进行权衡和选择。

2.相位累加器设计：相位累加器是DDS信号源的核心部件，负责将参考时钟转换为所需的相位。

设计相位累加器时需要考虑相位分辨率和相位误差。

相位分辨率取决于相位累加器的位宽，而相位误差受到时钟抖动和积累误差等因素的影响。

因此，需要合理设计相位累加器的位宽和时钟抖动控制电路。

3.数字幅度调制：数字幅度调制（AM）可以实现信号的幅度调制，例如调制成正弦波、方波等。

常用的数字幅度调制技术包括加权输出和查找表法。

加权输出法通过在幅度控制寄存器中存储不同幅度值，并按照权重进行输出。

泰勒级数的DDS设计与FPGA实现

泰勒级数的DDS设计与FPGA实现徐琪;段哲民【摘要】为了提高直接数字频率合成输出信号的动态范围，提出了一种在不增加直接数字频率合成中的累加器的位数的基础上，利用泰勒级数法较少数字频率合成的相位抖动的方法。

并且对一个具有32位累加器的直接数字频率合成，输出一定频率范围的信号进行了仿真。

仿真结果表明，基于泰勒级数的直接数字频率合成具有较好的动态范围，比一般的方法提高了12 dB。

该方法对直接数字频率合成设计者有着重要的参考价值。

【期刊名称】《计算机工程与应用》【年(卷),期】2014(000)005【总页数】4页(P208-211)【关键词】泰勒级数;直接数字频率合成(DDS);动态范围;查找表【作者】徐琪;段哲民【作者单位】西北工业大学电子信息学院，西安 710072;西北工业大学电子信息学院，西安 710072【正文语种】中文【中图分类】工业技术Computer Engineering and Applications 计算机工程与应用2014， 50 （5）1 引言 DDS 或数字本振锁相环（Numerically ControlledOscillators， NCO）是数字通信系统中重要的功能模块。

它在数字上变频，下变频，相位与频率解调与解调具有重要的作用。

实现 DDS 的方法主要有两种：查找表，旋转算法[1-2]。

旋转算法直接利用相位计算幅度，该算法只需要简单的移位加迭代运算，而且机构规律，运算周期可以预测，适合应用计算性要求较高的实时高质量信号与图像处理等方面。

但是该算法与占用的硬件资源较多，而且算法具有一定的复杂性。

查找表法利用波形存储器来存储量化的一个正弦幅度，由此可以利用相位作为地址来查找对于存储空间的正弦幅度。

由于查找表算法简单，由此得到广泛的应用[2]。

其工作原理为： DDS 工作的基本原理是将2π弧度做 N 位量化，以系统时钟为参考频率对信号相位进行采样[3-4]。

N 位频率控制字在每个时钟周期内与相位累加器中的相位进行一次累加，将累加结果的高 A 位作为地址去寻址相位查找表，将相位信息转化为相应的数字量化幅度字。

电工电子实验报告---基于FPGA的DDS信号发生器的设计

电工电子实验报告课程名称EDA技术基础实验名称综合实验总结选题性质基于FPGA的DDS信号发生器的设计基于FPGA 的DDS 信号发生器的设计1 DDS 的基本原理DDS 技术是一种把一系列数字量形式的信号通过DAC 转换成模拟量形式的信号的合成技术，它是将输出波形的一个完整的周期、幅度值都顺序地存放在波形存储器中，通过控制相位增量产生频率、相位可控制的波形。

DDS 电路一般包括基准时钟、相位增量寄存器、相位累加器、波形存储器、D/A 转换器和低通滤波器（LPF ）等模块，如图1.1所示。

相位增量寄存器寄存频率控制数据，相位累加器完成相位累加的功能，波形存储器存储波形数据的单周期幅值数据，D/A 转换器将数字量形式的波形幅值数据转化为所要求合成频率的模拟量形式信号，低通滤波器滤除谐波分量。

整个系统在统一的时钟下工作，从而保证所合成信号的精确。

每来一个时钟脉冲，相位增量寄存器频率控制数据与累加寄存器的累加相位数据相加，把相加后的结果送至累加寄存器的数据输出端。

这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS 合成信号的一个频率周期，累加器的溢出频率就是DDS 输出的信号频率。

相位累加器输出的数据的高位地址作为波形存储器的地址，从而进行相位到幅值的转换，即可在给定的时间上确定输出的波形幅值。

波形输出图1-1:DDS 原理图波形存储器产生的所需波形的幅值的数字数据通过D/A 转换器转换成模拟信号，经过低通滤波器滤除不需要的分量以便输出频谱纯净的所需信号。

信号发生器的输出频率fo 可表示为：Ns f M f M f 2..0=∆= ( 1.1)式中s f 为系统时钟，f∆为系统分辨率，N 为相位累加器位数，M 为相位累加器的增量。

参数确定及误差分析.2 参数确定首先确定系统的分辨率f∆，最高频率max f ，及最高频率max f 下的最少采样点数min N根据需要产生的最高频率max f 以及该频率下的最少采样点数min N ，由公式minmax .N f f s ≥(1.2)确定系统时钟s f 的下限值。

基于FPGA的DDS信号发生器设计

基于FPGA的DDS信号发生器设计一、引言随着科技的不断发展，数字信号处理（Digital Signal Processing，简称DSP）在各个领域得到广泛应用。

其中，一种常见的应用是通过数字直接合成（Digital Direct Synthesis，简称DDS）来生成各种信号。

DDS信号发生器能够快速准确地产生高质量的信号，被广泛应用于通信、电子测量、医疗器械等领域。

本文将阐述基于现场可编程门阵列（Field-Programmable Gate Array，简称FPGA）的DDS信号发生器设计。

二、FPGA的简介FPGA是一种可编程的逻辑器件，其内部包含了大量可编程的逻辑单元和存储单元。

FPGA具有灵活性高、可重构性强等特点，可以根据设计者的需求，灵活地实现各种数字电路。

因此，FPGA成为DDS信号发生器设计的理想平台。

三、DDS技术原理DDS技术通过数字控制相位累加器和振荡器来实现信号的直接合成。

其中，相位累加器用于控制振荡器输出频率的连续调节，振荡器则根据相位累加器的输出产生正弦波。

DDS信号发生器的主要步骤如下：1. 初始化相位累加器：将初始相位值存入相位累加器。

2. 累加相位值：相位累加器根据设定的增量值不断累加，得到一个新的相位值。

3. 查表获得振荡器的输出值：通过查表法，根据相位值获得振荡器的输出幅度。

4. 输出信号：根据振荡器的输出幅度，形成DDS信号。

四、1. 系统架构设计：本设计采用基于FPGA的硬件逻辑实现DDS信号发生器。

系统由相位累加器、振荡器、幅度调节模块和输出模块组成。

其中，相位累加器使用FPGA中的计数器实现，振荡器采用三角函数计算逼近的方式实现，幅度调节模块用于调节振荡器的输出幅度，输出模块将DDS信号输出到外部。

2. 相位累加器设计：相位累加器是DDS信号发生器的核心模块。

本设计采用基于FPGA的计数器实现相位累加器，通过控制计数器的计数速度来调节信号的频率。

基于FPGA的DDS设计

基于FPGA的DDS设计摘要：直接数字频率合成(DDS)技术采用全数字的合成方法，所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续，输出相位噪声低和可以产生任意波形等诸多优点。

本文在对现有DDS技术的大量文献调研的基础上，提出了符合FPGA结构的DDS设计方案并利用MAXPLUSⅡ软件在ACEX1K系列器件上进行了实现，详细的介绍了本次设计的具体实现过程和方法，将现场可编程逻辑器件FPGA 和DDS 技术相结合，具体的体现了基于VHDL语言的灵活设计和修改方式是对传统频率合成实现方法的一次重要改进。

FPGA器件作为系统控制的核心，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。

文章给出仿真结果，经过验证本设计能够达到其预期性能指标。

关键词：直接数字频率合成器；硬件描述语言；现场可编程门阵列；The Design of DDS based on FPGAAbstract:The DDS(Direct Digital Frequency Synthesis) technique adop ts full-digital synthesis methods. The generated signals have advantages of high frequency resolutions, fast frequency switching, continuous phase while frequency switching, low noise phase and being able to generate arbitrary waveforms.In this paper, after reviewing a lot of literatures published on DDS technology, DDS scheme based on FPGA structure are proposed, and then implemented in ACEX1K series FPGA using MAXPLUSⅡtool.the paper introduced the concrete implementation process, this way associates DDS with field programmable gate array(FPGA) technology , the way based on VHDL is flexible in designing and modifying, which is a important innovation to the tradition synthesize way, FPGA device control core as system, its flexible scene can altering, can dispose ability again, very convenient to various kinds of improvement of the system, can also improve systematic performance further on the basis of altering hardware circuit. at the end of paper , the author displays simulation result, after verification, the design meets the demand of original definition.Key words: DDS；FPGA；VHDL第1章绪论直接数字频率合成技术(Direct Digital Frequency Synthesis，即DDFS，一般简称DDS)是从相位直接合成所需波形的一种新的频率合成技术。

一种高速DDS结构及其FPGA实现

总第２３０期　２００８年第１２期　计算机与数字工程　

Ｃｏｍｐｕｔｅｒ＆Ｄｉｇｉｔａｌ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｖｏ１．３６　Ｎｏ．１２　

６７　

一种高速ＤＤＳ结构及其ＦＰＧＡ实现　潘未庄　（广州海格通信集团股份有限公司　广州　５１０６６５）　

摘要在分析直接数字频率合成（Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｓｙｎｔｈｅｓｉｓ，ＤＤＳ）原理后，提出一种适合目前主流可编程　逻辑器件（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ，ＦＰＧＡ）和高速数模转换器（ＤＡＣ）实现的架构，具备资源占用少，速度快，实现简　单，精度高，杂散抑制好等优点，同时给出在ＦＰＧＡ上实现结果。　关键词ＤＤＳ　ＦＰＧＡ相位杂散　中图分类号ＴＰ３３５）１　

Ａ　Ｓｔｒｕｃｔｕｒｅ　ｏｆ　ＤＤＳ　Ｉｍｐｌｅｍｅｎｔ　Ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　Ｐａｎ　Ｗｅｉｚｈｕａｎｇ　（Ｇｕａｎｇｚｈｏｕ　Ｈａｉｇｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　Ｇｒｏｕｐ．Ｉｎｃ，Ｇｕａｎｇｚｈｏｕ　５１０６６５）　Ａｂｓｔｒａｃｔ　Ｔｈｉｓ　ｐａｐｅｒ　ｉｎｔｒｏｄｕｃｅｓ　ａ　ｎｏｖｅｌ　ｓｔｒｕｃｔｕｒｅ　ｏｆ　ＤＤＳ　ｉｍｐｌｅｍｅｎｔ　ｂａｓｅｄ　ｏｎ　ｌａｔｅｓｔ　ＦＰＧＡ　ａｎｄ　ｈｉｇｈ　ｓｐｅｅｄ　ＤＡＣ　ｄｅ・　ｖｉｃｅ．Ｔｈｉｓ　ｓｔｒｕｃｔｕｒｅ　ｈａｓ　ｔｈｅ　ａｄｖａｎｔａｇｅｓ　ｏｆ　ｒｅｌｉａｂｉｌｉｔｙ，ｈｉｇｈ　ｒｅｓｏｌｕｔｉｏｎ，ｌｏｓｔ　ｓｙｓｔｅｍ　ｃｏｓｔ　ａｎｄ　ｈｉｇｈ　ｒｅｓｏｌｕｔｉｏｎ．Ｆｉｎａｌｌｙ，ｔｈｅ　ＰＰＧＡ　ｉｍｐｌｅｍｅｎｔ　ｒｅｓｕｌｔ　ｉｓ　ｐｒｅｓｅｎｔｓ．　Ｋｅｙ　ｗｏｒｄｓ　ＤＤＳ，ＦＰＧＡ，ｐｈａｓｅ　ｓｐｕｒ　Ｃｌａｓｓ　Ｎｕｍｂｅｒ　ＴＰ３３５）１　

１　引言　ＤＤＳ具备诸多优异的性能，如高精度的频率　分辨率，在快速频率切换时能保证相位连续，输出　频率范围较宽且相位噪声较低，几乎完全数字化，　编程可控等，因而广泛地应用到现代通信系统中。　ＤＤＳ的缺陷在于其频谱杂散较大。必须采用一定　的技术进行抑止，且ＤＤＳ的最高输出频率受限于　参考时钟等。首先简要介绍通用的ＤＤＳ的原理及　其杂散的来源，然后提出一种基于简单三角公式的　ＤＤＳ架构，并详细讨论其改进和优化架构。　

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２．ＳｃｈｏｏｌｏｆＥｌｅｃｔｒｏｎｉｃｓｏｆＩｎｆｏｒｍａｔｉｏｎ，ＮｏｒｔｈｗｅｓｔｅｒＰｏｌｙｔｅｃｈｎｉｃａｌＵｎｉｖｅｒｓｉｔｙ，Ｘｉ ’ ａｎ７１０１２９，Ｃｈｉｎａ）
ｐｌｉｔｕｄｅｑｕａｎｔｉｚａｔｉｏｎｔｈｅｍａｔｈｅｍａｔｉｃａｌｐｒｏｐｅｒｔｉｅｓ，ｓｐｕｒｉｏｕｓｎｏｉｓｅｉｓｓｉｇｎｉｉｆｃａｎｔｌｙｒｅｄｕｃｅｄｉｎｔｈｅｌｏｏｋｕｐｔａｂｌｅｄｅｐｔｈｔｏｌｅｒａｂｌｅｐｒｅｍｉｓｅ，ｒｅｄｕｃｅｓｔｈｅａｍｏｕｎｔｏｆｓｔｏｒａｇｅｃｏｎｓｔｒａｉｎｔｓｔｏｉｍｐｒｏｖｅｔｈｅａｃｃｕｒａｃｙｏｆｔｈｅｓｉｇｎａｌ，ｅｌｉｍｉｎａｔｅｓｔｈｅｔｒａｄｉｔｉｏｎａｌｄｅｓｉｇｎｐｈａｓｅｔｒｕｎｃａｔｉｏｎｔｏ
２０１３年第２９卷第１０期
无相位截断误差ＤＤＳ的设计与ＦＰＧＡ实现
向伟，沈诗律，查智，耿文豹
摘要：通过修改传统的直接数字频率合成（ＤＤＳ）设计方法，提出了一种基于查找表的无相位截断误差的ＤＤＳ设计方案
ｅｒｒｏｒｂａｓｅｄｏｎｌｏｏｋｕｐｔａｂｌｅｉｓｉｎｔｒｏｄｕｃｅｄａｎｄｉｍｐｌｅｍｅｎｔｅｄｏｎＦＰＧＡｐｌａｔｆｏｒｍｉｎｔｈｉｓｐａｐｅｒ￣Ｔｈｅｓｏｌｕｔｉｏｎｔａｋｅａｄｖａｎｔａｇｅｏｆｔｈｅａｍ—
ＸｉａｎｇＷｅｉ，ＳｈｅｎＳｈｉｌｖ，ＺｈａＺｈｉ ’ ＧｅｎｇＷｅｎｂａｏ
，
（１．７１０ＩｎｓｔｉｔｕｔｅｏｆＣｈｉｎａＳｈｉｐｂｕｉＬｄｉｎｇＩｎｄｕｓｔｒｙＣｏｒｐｏｒａｔｉｏｎ，Ｙｉｃｈａｎｇ４４３（）０３，Ｃｈｉｎａ；
ＤＤＳ的性能。
关键词：直接数字频率合成；查找表；相位截断误差中图分类号：ＴＮ７４１文献标志码：Ａ
ＤｅｓｉｇｎａｎｄＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＤｉｒｅｃｔＤｉｇｉｔａｌＳｎｔｈｅｓｉｚｅｒｗｉｔｈｏｕｔＰｈａｓｅＴｒｕｎｃｔｉｏｎＥｒｒｏｒＢａｓｅｄｏｎＦＰＧＡ
ｔｈｅｉｎａｆｌｏｕｔｐｕｔｓｉｇｎａｌｓｐｅｃｔｕｍ，ｉｒｍｐｒｏｖｅｓｔｈｅｐｅｒｆｏｒｍａｎｃｅｏｆｔｈｅＤＤＳ．
Hale Waihona Puke Ｋｅｙｗｏｒｄｓ：ＤＤＳ；ＬｏｏｋｕｐＴａｂｌｅ；ＰｈａｓｅＴｕｎｒｃａｔｉｏｎＥｒｒｏｒ
０引言
：接数字频率合成（ＤＤＳ）技术是一种把一系列数字量化的信号通过ＤＡＣ转换成模拟信号的合成技术。目前使用最泛的 ‘ 种ＤＤＳ方式是利用高速储器作查询，使用有找表（ＬＵＴ）法实现相位到幅度的映射，然后通过高速ＤＡＣ产生模拟的正余弦信号ｌｌＩ。
ＭｉｃｒｏｃｏｍｐｕｔｅｒＡｐｐｌｉｃａｔｉｏｎｓＶｏ１．２９，Ｎｏ．１０，２０１３
文章编号：１００７ — ７５７Ｘ（２０１３）１０ — ０００１ — ０４
微型电脑应用
并用ＦＰＧＡ平台予以实现。该方案不做相位截断，并利用幅度量化的数学特性建立查找表，在查找表深度可容忍的前提下大
幅降低了杂散噪声，减轻了存储量对提高信号精度的限制，消除了传统设计中相位截断给最终输出信号频谱的影响，提高了
Ａｂｓｔｒａｃｔ：ＢｙｍｏｄｉｆｙｉｎｇｔｈｅｔｒａｄｉｔｉｏｎａｌＤｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｚｅｒ（ＤＤＳ）ｄｅｓｉｇｎｍｅｔｈｏｄ，ａｎｏｖｅｌｓｏｌｕｔｉｏｎｗｉｔｈｏｕｔｐｈａｓｅｔｒｕｎｃａｔｉｏｎ