八位计数器

八位计数器
一、实验要求
练习在Modesim下编写Verilog程序，熟悉Modelsim运行过程，并学
会用Verilog语言编写一个八位计数器。

二、实验内容

八位计数器的真值表如下：

状态
Count
A1 A2 A3 A4 A5 A6 A7 A8

0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 1
1 1 0 0 0 0 0 0 2
1 1 1 0 0 0 0 0 3
1 1 1 1 0 0 0 0 4
1 1 1 1 1 0 0 0 5
1 1 1 1 1 1 0 0 6
1 1 1 1 1 1 1 0 7
1 1 1 1 1 1 1 1 8
0 1 1 1 1 1 1 1 9
0 0 1 1 1 1 1 1 10
0 0 0 1 1 1 1 1 11
0 0 0 0 1 1 1 1 12
0 0 0 0 0 1 1 1 13
0 0 0 0 0 0 1 1 14
0 0 0 0 0 0 0 1 15

由真值表可设计源代码如下：
1. 代码
(1)功能模块：
module Counter(jcounter,clk,rst);

//输入和输出端口声明
output [7:0] jcounter;
input clk,rst;
reg [7:0] jcounter;

//使用always语句，且为多个电平触发
always @(posedge clk or negedge rst)
if(!rst)
jcounter<=0;
else
begin
if(!jcounter[0])
jcounter[7:0]<={1'b1,jcounter[7:1]};
else
jcounter[7:0]<={1'b0,jcounter[7:1]};
end
endmodule

(2)测试模块：
module stimulus;

//设置变量
reg clk,rst;
wire [7:0] jcounter;

//实例引用Counter
Counter JCounter(.jcounter(jcounter),.clk(clk),.rst(rst));

//设置信号的监视
initial

$monitor($time,"clk=%b,rst=%b,---jcounter=%b\n",clk,rst,jcounter)
;

//初始值的设置
initial
begin
clk=1'b0;
rst=1'b0;
#10 rst=1'b1;
end

//产生时钟
always
#5 clk=~clk;

//结束仿真
initial
#500 $finish;

endmodule

2. 仿真结果
# 0clk=0,rst=0,---jcounter=00000000
#
# 5clk=1,rst=0,---jcounter=00000000
#
# 10clk=0,rst=1,---jcounter=00000000
#
# 15clk=1,rst=1,---jcounter=10000000
#
# 20clk=0,rst=1,---jcounter=10000000
#
# 25clk=1,rst=1,---jcounter=11000000
#
# 30clk=0,rst=1,---jcounter=11000000
#
# 35clk=1,rst=1,---jcounter=11100000
#
# 40clk=0,rst=1,---jcounter=11100000
#
# 45clk=1,rst=1,---jcounter=11110000
#
# 50clk=0,rst=1,---jcounter=11110000
#
# 55clk=1,rst=1,---jcounter=11111000
#
# 60clk=0,rst=1,---jcounter=11111000
#
# 65clk=1,rst=1,---jcounter=11111100
#
# 70clk=0,rst=1,---jcounter=11111100
#
# 75clk=1,rst=1,---jcounter=11111110
#
# 80clk=0,rst=1,---jcounter=11111110
#
# 85clk=1,rst=1,---jcounter=11111111
#
# 90clk=0,rst=1,---jcounter=11111111
#
# 95clk=1,rst=1,---jcounter=01111111
#
# 100clk=0,rst=1,---jcounter=01111111
#
# 105clk=1,rst=1,---jcounter=00111111
#
# 110clk=0,rst=1,---jcounter=00111111
#
# 115clk=1,rst=1,---jcounter=00011111
#
# 120clk=0,rst=1,---jcounter=00011111
#
# 125clk=1,rst=1,---jcounter=00001111
#
# 130clk=0,rst=1,---jcounter=00001111
#
# 135clk=1,rst=1,---jcounter=00000111
#
# 140clk=0,rst=1,---jcounter=00000111
#
# 145clk=1,rst=1,---jcounter=00000011
#
# 150clk=0,rst=1,---jcounter=00000011
#
# 155clk=1,rst=1,---jcounter=00000001
#
# 160clk=0,rst=1,---jcounter=00000001
#
# 165clk=1,rst=1,---jcounter=00000000
#
3. 波形
三、实验小结
本次实验之前，我对计数器的功能、结构有一定的了解，但对于Verilog语
言不是很了解。通过上网查阅相关信息，并通过8位计数器的真值表，然后认真
分析，得到了源代码。
课程的实验，都是应用所学Verilog知识，并结合已学过的数电知识来完成
的，温故而知新，受益匪浅。