第四章数字逻辑

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《数字电路与数字逻辑》第四章-5.ppt

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ABC
000 001 010 011 100 101 110 111
F1 F2 00 11 11 01 10 00 00 11
(3)确定逻辑功能
假设变量A、B、C和 函数F1、F2均表示一 位二进制数,那么, 由真值表可知,该电 路实现了全减器的功 能。
2021年3月11日星期四
第四章 组合逻辑电路习题
第四章 组合逻辑电路习题
21
4.14 试用74151实现下列函数:
(1)F(A, B,C, D) m(1,2,4,7)。 (4)F(A, B,C, D) m(0,3,12,13,14) (7,8)。
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第四章 组合逻辑电路习题
12
(2)写最简表达式
CD AB 00 01 11 10
00 01 1 1 1 11 Ø Ø Ø Ø 10 1 1 Ø Ø
F = A + BD + BC = A ·BD ·BC
(3)画逻辑电路,如下图所示:
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第四章 组合逻辑电路习题
组合逻辑电路习题
一、组合逻辑电路的基本概念 二、SSI构成的组合逻辑电路的分析和设计 三、MSI组合逻辑电路的工作原理及应用 四、组合逻辑电路中的竞争和冒险 五、习题讲解
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第四章 组合逻辑电路习题
1
4.2 4.4 4.7 (3) 4.12 4.14 (1) (4) 4.15 (1) 4.18 例1
1.分析步骤 (1)从输入端开始,逐级推导出函数表达式 ; (2)列真值表 (3)确定逻辑功能 2.设计步骤 (1)列真值表; (2)写最简表达式; (3)画逻辑电路
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第四章 数字逻辑基础(1)

第四章 数字逻辑基础(1)

锁存器和触发器工作波形示意图:
Set Reset R Q Set Reset Clock S C R Q Q S Q
Байду номын сангаас
Q
Q
4.3 锁存器 4.3.1 RS锁存器 (1) 电路结构及逻辑符号
SD
≥1
Q
≥1
S R
Q

S R
Q
RD
Q
Q
Q
SD :置位端(置1端); RD :复位端(置0端); 定义: Q=0,Q=1 为0状态; Q=1,Q=0 为1状态.
RD 0 0 0 1 0 1 0
1 0 0 0 × 1 1 0 1 1 0 × 0 0
4.3.2 门控RS锁存器 在RS锁存器的基础上, 加控制信号,使锁存器状态转换的时 间,受控制信号的控制.
R C
&
≥1 &
RD ≥1
Q
1S C1 Q
Q
1R
Q
S
SD
RD=R· C
SD=S· C
当C=1时:门控RS锁存器功能和RS锁存器完全相同; 当C=0时:RD=SD=0,锁存器状态保持不变.
(3) RS锁存器的功能描述 ① 特性表
② 特性方程
Qn+1=SD+RDQn SDRD=0
③ 状态图
SD=0 RD=×
0
SD=1 RD=0
1
SD=0 RD=1
SD=× RD=0
RS锁存器工作波形图(初态假设为0)
SD 0 Q Q
1 0 1 0 0 0 1 0 0 1 SD RD 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Qn Qn+1 0 0 1 1 0 0 1 0 0 1 1 1 0 × 1 ×

数字逻辑第4章 同步时序逻辑电路

数字逻辑第4章 同步时序逻辑电路
第4章 同步时序逻辑电路
4.1 时序逻辑电路的结构模型与分类 4.2 触发器 4.3 同步时序逻辑电路的分析 4.3.1 同步时序逻辑电路的分析方法 4.3.2 同步时序逻辑电路的分析举例1、2 4.3.2 同步时序逻辑电路的分析举例3、4 4.4 同步时序逻辑电路的设计 4.4.1 建立原始状态图和状态表 不完全确定原始状态图的建立 4.4.2 状态化简 不完全确定状态表的化简 4.4.3 状态编码 4.4.4 确定激励函数和输出函数 4.4.5 同步时序逻辑电路的设计举例
第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型与分类
若有向线段起始点和终止点是同一个状态,说明在外部输 入条件下,次态与现态相同。
第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型与分类
4.时间图 时间图也称为时序逻 辑电路的波形图 波形图使用电路的波 形描述同步时序逻辑电路 的外部输入x、现态yi、输 出Z和次态y(n+1)之间的对 应取值关系。 上面介绍的描述同步 时序电路逻辑功能的方法 可以互相转换。在介绍同 步时序逻辑电路的分析和 设计方法时,将具体讲述 以上描述方法的应用。
第4章 同步时序逻辑电路 4.2.触发器
4.2.2 D触发器 时钟控制R-S触发器在时 钟信号作用期间,当R和S的 输入端同时为“1”时,触发 器会出现状态不确定现象。为 了解决这个问题,对时钟控制 R-S触发器的控制电路作相应 修改。如果使R和S输入端成 为互补状态,这样就构成了单 输入端的触发器,称为D触发 器。D触发器的逻辑电路图和 逻辑符号如图4-11所示。
4.1.2时序逻辑电路的分类 时序逻辑电路分为: 1、同步时序逻辑电路; 2、异步时序逻辑电路; 最重要的不同特点: 1、在同步时序逻辑电路中,存储电路中所有触发器的时 钟输入端都接于同一个时钟脉冲。因而,所有触发器的翻转 都与时钟脉冲信号同步。 2、在异步时序逻辑电路中,没有统一的时钟脉冲。因此 在异步时序逻辑电路中,触发器的时钟输入端如果有时钟, 触发器就翻转。如果触发器的时钟输入端如果没有时钟,触 发器就不翻转。

数字逻辑电路设计第4章 触发器

数字逻辑电路设计第4章  触发器

第4章 触发器
图4-3 由与非门构成的基本RS触发器的时序图
第4章 触发器
2. 同步RS触发器
图4-4 同步RS触发器
第4章 触发器
同步RS触发器是在基本RS触发器的基础上增加一个 时钟控制端构成的,其目的是提高触发器的抗干扰能力,同 时使多个触发器能够在一个控制信号的作用下同步工作。 图4-4(a)是一个由与非门组成的同步RS触发器,图4-4(b) 是它的逻辑符号。
基本RS触发器的逻辑功能 约束条件 状态表及状态图 次态方程
第4章 触发器
逻辑功能 :
=0
R =0 , S =1
=1
不管触发器的原状态如何,触发器置0
第4章 触发器
R =1 , S =0
=1
=0
不管触发器的原状态如何,触发器置1
第4章 触发器
R =1, S =1
=1
=0
触发器保持原状态不变
第4章 触发器
第4章 触发器
表4-1为基本RS触发器次态真值表
现态Qn
0
1 0 1 0 1 0 1
R 触发信号 S
1
1
1
1
1
0
1
0
0
1
0
1
0
0
0
0
次态Qn+1
0
1 1 1 0 0 d d
说明 状态保持
置1 置0 状态不定
第4章 触发器
根据基本RS触发器的次态真值表可得状态表和状态图:
图4-2 基本RS触发器状态表和状态图
次态真值表如表4-7所示 :
T
Qn+1
0
Qn
1
Qn
表4-7 T触发器的次态真值表

数字逻辑第4章 4.4.3 状态编码

数字逻辑第4章 4.4.3 状态编码

第4章 同步时序逻辑电路 4.4 同步时序逻辑电路的设计
状态编码一般遵循如下的基本原则: (3) 状态表中两个现态,如果在不同外部输入 (X=0且X=1) 条件 下,这个次态有相同的外部输出,则尽可能给两个现态分配相 邻的代码。 例如:A、D现态,在X=0且X=1时 ,输出相同。则A、D 相邻。 (4) 状态表中出现次数最多的状态在状态编码上为逻辑0。
状态编码是在一种称为二进制状态分配表进行的。 二进制状态分配表与卡诺图的结构相同,二进制状态分配 表中使用的变量是yr…y1 y0。 在二进制状态分配表中,有公共边的两个小方块称为相 邻。
第4章 同步时序逻辑电路 4.4 同步时序逻辑电路的设计 状态编码一般遵循如下的基本原则: (1) 状态表中的两个现态,如果在相同外部输入(X=0或X=1)条 件下,这两个现态的次态相同,则尽可能给这两个现态分配相 邻的代码。 例如:B、C现态,在X=0,次态为A。则B、C相邻。 简称: “ 次态相同,现态相邻 ”
第4章 同步时序逻辑电路 4.4 同步时序逻辑电路的设计
2)最佳的或者接近最佳的状态分配方案,
状态编码的长度 确定以后,然后给每个 状态一个二进制数-状 态编码。
状态编码可以有多 种方式,例如: A: 00 01 10 …. B: 01 00 01….

这样:哪个状态用哪种二进制 编码,有多种状态编码方案供选择。
输出函数的表达式:
第4章 同步时序逻辑电路 4.4 同步时序逻辑电路的设计
4.4.5同步时序逻辑电路设计举例 在计算机中同步时序逻辑电路的应用十分广泛。 为了熟悉 同步时序逻辑电路设计的方法,下面给出几个设计实例。 例4-11 采用J-K触发器设计一个序列检测器,用来检测外部输 入x的串行二进制序列。当外部输入中有“001”序列时,序列 检测器的外部输出Z = 1,在其他情况下,外部输出Z = 0,如 图4-42所示。

数字逻辑与设计(詹瑾瑜)第四章2015

数字逻辑与设计(詹瑾瑜)第四章2015
由题设可知:三个输入变量A、B、C,分别取值为“0” 和“1”;一个输出变量F,当输入变量A、B、C为奇数个 1时,F为“1”,否则F为“0”。
3、列出真值表 4、化简 F BC A 00 0 0 1 1
01 11 10 1 0 0 1 1 0
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1

S CO C S
=1
S=A B C=AB
&
C
27
二、全加器(Full Adder) 1、用逻辑门构成全加器 Ai Bi Ci-1 Si Ci 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 0 0 0 1 0 1 1 Ai Bi Ci-1
Si
Ci
31
2、集成全加器 集成全加器74183的引脚图如下所示:
Vcc 2Ai 2Bi 2Ci-1 2Ci 14 13 12 11 10 9 2Si 8 7
74183
1 1Ai 2 3 4 5 6 1Bi 1Ci-1 1Ci 1Si GND
这种双全加器具有独立的全加和与进位输出,这 样每个全加器既可单独使用也可级连起来使用。
17
B4 0 0 0 0 0 0 0 0
B3 B2 B1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
F 1 0 0 0 0 1 0 0
B4 B 3 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1
B2 B1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1
18
F 0 0 1 0 0 0 0 1

920040-数字逻辑-第四章第1节

图4 - 1 组合逻辑电路框图
每一个输出变量是全部或部分输入变量的函数:
Z1 = f1 (X1 ,X2 ,…,Xi ) Z2 = f2 (X1 ,X2 ,…,Xi ) Zj = fj (X1 ,X2 ,…,Xi ) 简记作
组合逻辑电路在结构上仅由若干个门组成的特点,决定了
其改进后的逻辑图如图4-5所示。
图 4-5 改进后的逻辑图
如下: F = AB + BC + CA
或 F = AB + BC + CA
图 4-3
(3)列真值表 见表4-1 所示
表 4-1
(4)电路逻辑功能的描述 由真值表可知,只要输入A 、B、C的取值不一样,输
出F就为1;否则,当A、B、C 取值一样时,F为0。所以这 是一个三变量的非一致电路。电路无反变量输入,这是 它的特点。
例4-2 分析图4-4所示的逻辑电路,并用与非门改进设计。
图 4-4
解:(1)由图4-4 写出布尔函数表达式
先写各个门的输出,再写出总的布尔函数表达式,则有
E=A+B
G = BC
H = CD
I = G + H = BC + CD
F = EI = (A + B)(BC + CD)
(2)化简表达式
F = (A + B)(BC + CD)
组合逻辑电路分析的一般步骤如下: ① 根据逻辑图,从输入到输出,逐级写逻辑表达式,直至写 出输出端的逻辑函数表达式。 ② 将输出端的逻辑函数表达式化成最简与或表达式。 ③ 根据输出的最简与或表达式列真值表。 ④ 根据真值表,概括电路的逻辑功能。
二、组合逻辑电路分析举例 例4-1 分析图4-2 所示逻辑电路的逻辑功能。

数字逻辑第四章

第四章组合逻辑电路----------------------------------------------------------------------------1 : 在组合电路中,任意时刻的输出与A:该时刻的输入无关,与电路的原来状态有B:该时刻的输入有关,与电路的原来状态有关C:该时刻的输入无关,与电路的原来状态无关D:该时刻的输入有关,与电路的原来状态无关您选择的答案: 正确答案:D知识点:组合逻辑电路的特点:组合逻辑电路中,任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关----------------------------------------------------------------------------2 : 编码器的逻辑功能是将A:输入的高、低电平编成对应输出的高、低电平B:输入的二进制代码编成对应输出的高、低电平C:输入的高、低电平编成对应输出的二进制代码D:输入的二进制代码编成对应输出的二进制代码您选择的答案: 正确答案:C知识点:在二值逻辑电路中,编码器的逻辑功能是将输入的每一个高、低电平信号编成一个对应的二进制代码----------------------------------------------------------------------------3 : 对于普通编码器和优先编码器下面的说法正确的是A:普通编码器和优先编码器都允许输入多个编码信号B:普通编码器和优先编码器都只允许输入一个编码信号C:普通编码器只允许输入一个编码信号,优先编码器允许输入多个编码信号D:普通编码器允许输入多个编码信号,优先编码器只允许输入一个编码信号您选择的答案: 正确答案:C知识点:在普通编码器中,任何时刻只允许输入一个编码信号,否则输出将发生混乱;优先编码器在设计时已将所有的输入信号按优先顺序排了队,当几个输入信号同时出现时,只对其中优先权最高的一个进行编码,所以允许同时输入两个以上的编码信号----------------------------------------------------------------------------4 : 8线—3线优先编码器74HC148输入端I1’、I5’同时有效时输出二进制数为A:101B:100C:001D:010您选择的答案: 正确答案:D知识点:优先编码器74HC148中的输入端I5’比I1’的优先权高,所以对I5’的信号进行编码,但74HC148输出的是反码----------------------------------------------------------------------------5 : 二—十进制编码器输出为A:三位二进制数B:BCD代码C:十进制数D:二十进制数您选择的答案: 正确答案:B知识点:二—十进制编码器是将10个输入信号分别编成10个BCD代码----------------------------------------------------------------------------6 : 译码器的逻辑功能是将A:输入的二进制代码译成对应输出的二进制代码B:输入的高、低电平译成对应输出的二进制代码C:输入的高、低电平译成对应输出的高、低电平D:输入的二进制代码译成对应输出的高、低电平您选择的答案: 正确答案:D知识点:译码是编码的反操作,译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号----------------------------------------------------------------------------7 : 3线—8线译码器74HC138,当片选信号S1S2´S3´为()时,芯片被选通A:010B:100C:001D:101您选择的答案: 正确答案:B知识点:74HC138的控制端S1=1,S2´+S3´=0时,译码器处于工作状态----------------------------------------------------------------------------8 : 3线—8线译码器74HC138,数据输入端A2A1A0为011时,输出A:Y3´为0B:Y3´为1C:Y4´为0D:Y4´为1您选择的答案: 正确答案:A知识点:011十进制为3----------------------------------------------------------------------------9 : 二—十进制译码器输入为()A:BCD代码B:三位二进制数C:十进制数D:二十进制数您选择的答案: 正确答案:A知识点:二—十进制译码器的逻辑功能是将输入BCD码的10个代码译成10个高、低电平输出信号----------------------------------------------------------------------------10 : BCD—七段显示译码器7448当()时,使本该显示的0熄灭A:灭零输入RBI’为0,且数据输入为0B:灭零输入RBI’为0C:灭零输入RBI’为1,且数据输入为0D:灭零输入RBI’为1您选择的答案: 正确答案:A知识点:灭零输入RBI’为0时,把不希望显示的零熄灭----------------------------------------------------------------------------11 : 数据选择器输入数据的位数m和输入地址的位数n之间的关系是A:m=nB:m=2nC:m=2nD:m与n无关系您选择的答案: 正确答案:C知识点:输入地址组成的二进制状态数与输入数据的位数相同----------------------------------------------------------------------------12 : 超前进位加法器74LS283当被加数A=1010,加数B=0101,低位进位Ci=1时,则求和的结果是A:S=1111,Co=1B:S=0000,Co=1C:S=1111,Co=0D:S=1111,Co=0您选择的答案: 正确答案:B知识点:将加数与被加数以及进位输入作二进制加法运算----------------------------------------------------------------------------13 : 下列说法正确的是A:加法器不可以设计成减法器B:用加法器可以设计任何组合逻辑电路C:用加法器不可以设计组合逻辑电路D:用加法器可以设计组合逻辑电路,但逻辑函数必须能化成两个数相加的形式您选择的答案: 正确答案:D知识点:如果要产生的逻辑函数能化成输入变量与输入变量或者输入变量与常量在数值上相加的形式,则可用加法器来设计这个逻辑函数----------------------------------------------------------------------------14 : 4位数值比较器74LS85三个扩展端不用时应按()连接A:选项AB:选项BC:选项CD:选项D您选择的答案: 正确答案:B知识点:----------------------------------------------------------------------------15 : 两输入的与门在下列()时可能产生竞争—冒险现象A:一个输入端为0,另一个端为1B:一个输入端发生变化,另一个端不变C:两个不相等的输入端同时向相反的逻辑电平跳变D:两个相等的输入端同时向相反的逻辑电平跳变您选择的答案: 正确答案:C知识点:门电路两个输入信号同时向相反的逻辑电平跳变的现象称为竞争----------------------------------------------------------------------------16 : 以下电路中,加以适当辅助门电路,()适于实现单输出组合逻辑电路A:二进制译码器B:数据选择器C:数值比较器D:七段显示译码器您选择的答案: 正确答案:B知识点:数据选择器只有一个输出端,其余不是----------------------------------------------------------------------------17 : 若在编码器中有50个编码对象,则要求输出二进制代码位数为()位A:5B:6C:10D:50您选择的答案: 正确答案:B知识点:编码对象的个数小于等于输出二进制代码位数的n次方。

数字逻辑第4章-1


从简化后的逻辑函数表达式可以看出,
该电路的设计方案并不是最佳的,可画出比 原逻辑电路更简单、清晰的逻辑电路,以实 现同样的逻辑功能,如图4.4所示。
图4.4 给定逻辑电路图的等效逻辑电路图
图4.5 给定的逻辑电路图
例3 分析图4.5所示的逻辑电路。 解:第一步,根据给定的逻辑电路图写 出逻辑函数表达式。
解:第一步根据逻辑要求建立真值表。
根据提出的逻辑问题,要判别X>Y,应 依据 x1x2和y1y2的取值并对它们进行比较。 因此,x1,x2,y1,y2看作输入变量,F为输 出值。假定当X>Y时,F取值为1,否则F的值 为0。
图4.1 组合逻辑示意图
输出信号的一般逻辑表达式可以写成:
z1 f1(x1, x2, , xn )
z2 f2 (x1, x2, , xn )
……
zm fm (x1, x2, , xn )
4.1.2 组合电路的分析步骤 组合逻辑电路的分析,是指根据给定的
组合逻辑电路,写出逻辑函数的表达式,以 此来描述它的逻辑功能,确定输出输入关系。 必要时,对逻辑电路设计是否合理进行评价, 发现原电路设计的不足之处,可以进一步完 善和改进电路。
第二步:根据真值表写出逻辑函数表达式
有了真值表,就可以写出逻辑函数的表 达式。当然,对于某些简单的逻辑问题,也 可以不列出真值表,而是直接根据问题的文 字描述写出其函数表达式。
第三步:化简逻辑函数
由真值表得到的逻辑函数一般都不是最 简的,要进一步化简,方法可以采用介绍过 的任何一种。
第四步:根据实际要求把函数表达式转换成适 当的形式。
从输入端开始,由前级到后级,依次写 出各级逻辑门的函数表达式,得到给定电路 的逻辑函数表达式。

数字逻辑电路第4章触发器PPT课件


.
35
三、主从型触发器 1.主从RS触发器
下降沿 触发
第4章 4.2
CP上升沿到来主触发 器接收信号,从触发
器保持原态。
延迟输出
CP下降沿到来主触
发器被封锁,从触
发器接收主触发器
.
信号。
36
主从型触发器的动 作特点:
(触发器分两步动作) 当CP=1时,输入信号 进入主触发器,从触 发器CP=0被封锁; 当CP=0时,主触发器 被封锁,从触发器 CP=1被开启。
基本RS触发器亦称之为置位、复位触发器。
.
18
用或非门构成的基本RS触发器
第4章 4.2
输入高电 平有效
.
19
第4章 4.2
用或非门构成的基本RS触发器
特性表
用与非门构成的基本RS触发器
特性表
SD RD Qn Qn+1
000
001
1 01 1 00 010 011 110 111
0 保持 1
1 置‘1’
第四章 触发器
第4章目录
4.1 基本触发器
4.2 同步触发器 4.3 主从触发器 4.4 边沿触发器 4.5 时钟触发器的功能分类和转换
4.6 触发器的逻辑功能表示方法及转换
.
1
概述
和门电路一样,触发器也是构成各种复杂数字系 统的基本逻辑单元。触发器的基本逻辑功能是可以保 存1位二进制信息。
触发器具有什么功能 ?
特性方程: Qn+1=J Qn + K Qn
.
53
3. T 触发器与T 触发器
第4章 4.3
(1) T 触发器
把JK触发器的J、K端接在一起可构成T触发器。(一 般无专门定型产品)
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1 第4章 集成触发器 课题 第4章 集成触发器 理论课时 12 实验课时 5

教学目的 1.熟悉触发器的逻辑分类、功能和基本特点掌握触发器逻辑功能的描述方法,触发方式及触发器间的相互转换; 2.理解各类触发器的工作原理和动作特点; 3.掌握RS,JK,D,T触发器的逻辑符号,逻辑功能表示方法; 4.掌握触发方式及触发器间的相互转换。

重点与 难点

重点:熟悉触发器的逻辑分类、功能和基本特点;掌握触发器逻辑功能的描述

方法;JK触发器; 难点:基本RS触发器;各类触发器的工作原理和动作特点。 教学方法 讲授法、演示法:多媒体课件讲授、配合板书。

教学内容 1.基本RS触发器; 2.钟控RS触发器;JK触发器;D触发器。

课后作业 思考和练习题4 4-1,4-2,4-3,4-5,4-7,4-8,4-9. 4.1 基本R-S触发器 4.1.1 基本R-S触发器的组成与符号 与非门组成的电路如图4-1(a)所示,图4-1(b)是它的符号。

图4-1 基本R-S触发器

它由两个与非门交叉组合构成。S和R是信号输入端,字母上的反号表示低电平有效(逻辑符号中用小圈表示)。它有两个输出端Q与Q,正常情况下,这两个输出端信号必须互补,否则会出现逻辑错误。 通常规定Q端的状态决定触发器的状态。即Q=1(Q=0)称触发器为1状态,简称1态;Q=0(Q=1)称触发器为0状态,简称0态。

4.1.2 基本R-S触发器工作过程 设原状态用Qn表示,新状态用Qn+1表示,因为基本触发器有两个输入信号,因此有四种不同的组合作为输入,下面分别讨论:

1.R=S=1 (1)状态Qn=0(Qn=1): 当R=S=1输入时,Qn=0把B门封锁,使Qn+1=1;而Qn=1和S=1作A门输入,使A门打开输出为0,即Qn+1=0。 (2)设原状态Qn=1(Qn=0): 当R=S=1输入时,Qn=0把A门封锁,使Qn+1=1;而Qn+1和R=1使B门输出为0,即Qn+1=1。 2

综上所述可知:在R=S=1作用下,新状态总是和原状态保持一致。这种触发器逻辑功能称为保持功能,记作

nnnQQSRQ11保持作用

2.R=1,S=0 (1)设原状态Qn=0(Qn=1): 在R=1,S=0作用下,S=0仍把A门封锁,输出Qn+1=1,Qn+1=1和R=1作用使B 门输出Qn+1=0。 (2)设原状态Qn=1(Qn=0): 在R=1,S=0作用下,S=0仍把A门封锁,输出Qn+1=1,Qn+1=0。 综上所述,无论原状态如何,只要在R=1,S=0输入下,新的状态都变成1态 ,这种逻辑称为置1功能,记作:

110,11nnQSRQ置

作用

3.R=0,S=1 由于电路的对称性,与R=1,S=0这种输入分析相反,无论原状态是1还是0,在 R=0,S=1作用下,新状态变为0态,这种功能称为置0功能,记作

001,01nnQSRQ置

作用

4.R=0,S=0 当R=S=0输入下,A门、B门均被封锁,Qn+1和Qn+1均置成1,破坏了正常的互 补逻辑关系。尤其是当S和R同时由0跳到1时,输出状态到底1态还是0态就不能确定,因此这种输入情况是不允许出现的。 4.1.3 功能总结 以上分析了基本R-S触发器工作过程,现总结如下: 1.真值表及简明真值表 态真值表是反映在输入信号作用下输出状态如何改变的一种表格。基本R-S触发器 状态真值表如表4-1所示。 表4-1基本R-S状态真值表 表4-2基本R-S触发器简明真值表Qn R S Qn+1 0 0 0 - 1 0 0 - 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 1 1 0 1 1 1 1

R S Qn+1

0 0 - 0 1 0 1 0 1 1 1 Qn 3

表中的“-”表示状态不定,有时把表4-1改写成简明真值表,如表4-2所示。 2. 特征方程

特征方程是表4-1的数学表达方式,考虑R=S=0输入时会带来输出状态不定的影响,故由表4-1写出Qn+1表达式时,应该严禁这种输入。即:

Qn+1=S+RQn S+R =1 3. 激励表及图 如果要求从一种状态到另外一种状态,那么应该有什么样的输入组合才能做到呢?激励表(图)解决了这个问题,基本R-S触发器激励表如表4-3所示,图4-2所示的是直观的激励图。 表4-3 基本R-S触发器激励表

Qn→Qn+1

R S

0 0 1 1 0 1 0 1 × 1 0 1 1 0 1 ×

图4-2 基本R-S触发器激励图 4. 时序图 时序图是用高低电平反映触发器的逻辑功能的波形图,它比较直观,而且可用示波器验

证。图4-3列出了基本R-S触发器的时序图。从图中可以看出,当R=S=0时,Q与Q功能

紊乱,但电平仍然存在;当R和S同时由0跳到1时,状态出现不定。

图4-3 基本R-S触发器时序图 4.2 同步RS触发器的电路结构与动作特点 4.2.1 钟控R-S触发器结构及符号 4

&&RDSDQQS

CPR

C11R

Q

Q1S

CP

4.2.2 钟控R-S触发器工作过程 1.CP=0 当CP=0,导引门关闭,输入信号R、S不能通过导引门,导引门输出均为1,由基本R-S触发器原理可知,输出应保持原状态,即 Qn+1= Qn

2.CP=1

当CP=1时,由图4-4(a)知道,SD=S,RD=R,触发器的状态将随输入S,R而改变。由于钟控R-S触发器与基本R-S触发器的输入端信号对应相反,所以它们逻辑功能必定相反。

① R=S=0: Qn保持0SR Qn+1= Qn

② R=1,S=0: Qn01,0置RS Qn+1= 0 ③ R=0,S=1: Qn10,1置RS Qn+1= 1 ④ R=S=1: Qn1SR Qn+1= - 4.2.3 功能总结 1.状态真值表及简明真值表 钟控R-S触发器的状态真值表如表4-4所示,表4-5是其简明真值表。 表4-4 钟控R-S触发器状态真值表 表4-5 简明真值表 Qn R S Qn+1

功能

000 100 0 1 保持

001 101 1 1 置“1”

010 110 0 0 置“0”

011 011 - - 不定

R S Qn+1 0 0 0 1 1 0 1 1 Qn 1 0 - 5

2.特征方程 由表4-4求出钟控R-S触发器特征方程。考虑R=S=1输入时,会带来输出状态紊乱,故应该严禁这种输入,即:

Qn+1=S+RQn S·R=0(约束条件) 3.激励表及激励图 钟控R-S触发器的激励表如表4-6所示,激励图如图4-5所示。 表4-6 钟控R-S激励表 Qn → Qn+1 R S 0 0 1 1 0 1 0 1 × 0 1 0 0 1 0 ×

图4-5 激励图 4.时序图 钟控R-S触发器的时序图如图4-6所示。

图4-6 钟控R-S触发器时序图 4.2.4 空翻问题 在一个CP中,触发器的输出状态连续翻转两次或两次以上,这种现象称空翻。如图4-7所示是钟控R-S触发器发生空翻的过程。很显然,空翻的结果使CP的控制作用失去了意义。为了避免空翻现象,又要使触发器可靠翻转,对CP=1的宽度要求极为严格,这在电路上实现起来比较困难,为此要加以改进。

右图为4-7 空翻现象 6

4.3 主从触发器 4.3.1 主从的概念 主从触发器是克服空翻现象的一种电路,它的示意图如图4-8所示。主触发器接收外加信号,它的输出作为从触发器的输入,而从触发器的输出则作为整个触发器的最终输出。主从触发器均是钟控触发器,因此它们工作与否取决于CP信号。

图4-8 主从触发器示意图 当CP由0跳变到1期间,打开主触发器的导引门,同时关闭从触发器导引门。主触发器接收外加信号,它的输出只能在从触发器门口等待。由于从触发器此时被关闭,故输出没有变化。 当CP由1跳变到0 期间,关闭主触发器的导引门,拒绝接收外加信号,主触发器的输出不变。但此时从触发器的导引门却被打开,原等在门口的信号(主触发器的输出)确定了从触发器的输出,即整个触发器输出状态只在CP的下降沿时才能确定。 综上所述,在一个完整的CP作用下,整个触发器状态只翻转了一次,克服了空翻现象。 4.3.2 主从R-S触发器 1、电路组成 图4-9(a)所示电路是由两个钟控R-S触发器和一个非门组成的主从R-S触发器,其中5~8与非门组成了主触发器,1~4与非门组成了从触发器,CP信号除直接加到主触发器外,还经过9非门反相后加到从触发器。图4-9(b)是主从R-S触发器逻辑符号,符号中CP端小圈的含义表示下降沿触发。

图4-9 主从R-S触发器 2.工作过程

(1)当CP由0跳变到1时(CP=1),CP=0,打开主触发器导引门,7门、8门接收输入信号,主触发器输出信号。

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