多通道高速数据采集板的设计
基于JESD204B协议的多通道高速采集系统设计
2021,36(2)电子信息对抗技术Electronic Information Warfare Technology㊀㊀中图分类号:TN957.512㊀㊀㊀㊀㊀㊀㊀文献标志码:A㊀㊀㊀㊀㊀㊀㊀文章编号:1674-2230(2021)02-0083-05收稿日期:2020-05-27;修回日期:2020-06-24基金项目:国家自然科学基金资助项目(61701455)作者简介:刘宁宁(1984 ),女,硕士,工程师;王传根(1986 ),男,硕士,工程师;王乐(1984 ),男,硕士,工程师;刘长江(1978 ),男,硕士,高级工程师;刘静娴(1983 ),女,博士,高级工程师㊂基于JESD204B 协议的多通道高速采集系统设计刘宁宁1,王传根1,王㊀乐2,刘长江1,刘静娴1(1.电子信息控制重点实验室,成都610036;2.西安思丹德信息技术有限公司,西安710077)摘要:JESD204B 协议主要用于数据转换器与现场可编程门阵列(FPGA )之间数据传输的高速串行协议㊂与传统LVDS 接口相比,JESD204B 直接与FPGA 的GTX 接口相连,传输速率相对LVDS 每对线提升约10倍,降低了IO 的资源消耗及保证正确采样的设计难度㊂基于JESD204B 协议,设计实现了一种多通道高速采集系统㊂该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA 为核心电路,并包含了时钟锁相电路㊁DDR3等外围电路,最高支持2700MSPS 采样率,可满足大部分高速雷达信号接收领域的采样需求㊂关键词:JESD204B 协议;FPGA ;多通道采集;ADC12J2700;DDR3DOI :10.3969/j.issn.1674-2230.2021.02.019A System Design of Multi -Channel Data Sampling Based on JESD 204BLIU Ningning 1,WANG Chuangen 1,WANG Le 2,LIU Changjiang 1,LIU Jingxian 1(1.Science and Technology on Electronic Information Control Laboratory,Chengdu 610036,China;2.XIᶄAN Standard Information Technology Co.Ltd,XIᶄAN 710077,China)Abstract :JESD204B protocol is a kind of high -speed series protocol to transmit data between data converter and pared with traditional LVDS interface,JESD204B interface is connected with GTX interface of FPGA and the transmission rate is increased by 10times.It re-duces the quantity of IO resources and the difficulty in signal synchronization by means of the JESD204B.Based on JESD204B,a design of multi -channel high speed data sampling system is proposed.The hardware of this system is based on four chips of ADC12J2700and one Xilinx XC7VX485T FPGA.It also includes PLL and DDR3,supporting the max sampling rate up to 2700Mbps.The system can meet the sampling requirements of most high -speed radar receivers.Key words :JESD204B protocol;FPGA;multi -channel data sampling;ADC12J2700;DDR31㊀引言随着现代电子技术及信号处理技术的高速发展,高精度㊁高集成度已经成为雷达接收机设计的主要趋势㊂传统的数模转换芯片主要采用CMOS 和LVDS 并行传输接口来实现与FPGA /ASIC 等处理器芯片之间的数据传输㊂但随着高宽带及高速采样率的需求日益增加,并行传输总线逐步暴露出信号同步难㊁偏移大㊁抗干扰能力弱㊁布局布线面积大㊁成本高等问题[1]㊂因此,用于数据转换器的JESD204高速串行接口标准应运而生㊂本文基于JESD204B 协议接口,提出了一种多通道高速数据采集系统的设计方法,可实现多通道同步及高精度的数据采集㊂2㊀JESD204B 协议简介㊀㊀JESD204B 接口标准最早由JEDEC 国际组织38刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@推出,它采用CML电平标准来实现数据转换器和数据处理器(FPGA/ASIC)之间的数据传输[2]㊂该协议支持多路串行通道传输和确定性延时的功能,并且最高传输速度高达12.5Gbit/s㊂与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连,传输速率相对LVDS每对线提升约10倍,降低了IO的资源消耗及为保证正确采样的设计难度㊂同时,高速串行接口采用时钟恢复技术,通过引入SYSREF信号可以实现多路ADC㊁DAC之间的同步,降低了采样窗的设计难度㊂此外,采用JESD204B接口协议的数据转换器引脚数量减少,从而实现更小封装㊁更短布线以及更低的整体系统成本[3],并且FPGA货架产品支持该协议接口,因此为采用JESD204B 协议接口的ADC及DAC实现大的瞬时带宽提供了可能㊂表1㊀JESD204B与传统接口比较接口类型引脚数传输速率功耗封装尺寸CMOS多低大大LVDS多低大大JESD204B少高小小JESD204B协议规范定义了三种设备子类:子类0(Subclass0)不支持确定性延时,用于兼容JESD204A标准;子类1(Subclass1)引入外部参考信号SYSREF来确定延时,并且该参考信号为采样时序提供了一个系统级基准,针对工作在500MS/s及其之上的转换器;子类2(Subclass2)通过同步信号SYNC来确定延时,同时同步信号SYNC作为整个系统的时序基准,针对工作在500MS/s以下的转换器[4]㊂子类1模式是JESD204B协议完成确定性延时功能的重要模式,如TI㊁ADI等主流半导体厂商的JESD204B接口数据转换器产品都具备Subclass1模式㊂3㊀系统结构框图及指标要求㊀㊀本文设计了一种4通道基于JESD204B接口的高速采集系统,硬件部分主要由4片高速模数转换芯片ADC12J2700㊁1片Xilinx XC7VX485T FPGA㊁基于LMK04828时钟管理模块㊁DDR3存储电路㊁电源转换网络相关电路㊁FPGA加载电路㊁千兆以太网等接口电路组成,系统结构框图如图1所示㊂图1㊀系统结构框图系统工作时,ADC芯片将外部输入的多路中频信号转换为数字信号后传输至FPGA进行信号检测处理,FPGA再将处理结果传输至下一级目标单元㊂外部接口输入100MHz的参考时钟给LMK04828相关的时钟管理电路,LMK04828最多可输出14对差分时钟[5],根据应用需求,其输出差分时钟可配置为LVDS或LVPECL接口电平㊂DDR3主要用于数据的缓存㊂根据技术指标要求,系统的主要设计指标如表2所示㊂表2㊀设计指标要求指标名称指标要求采样率最高2700MSPS通道数4通道AD饱和功率3dBm单音动态范围优于50dBc有效位(ENOB)不小于8bit瞬时带宽1000MHz4㊀系统设计实现4.1㊀系统时钟产生及实现系统采用LMK04828作为时钟管理模块的核心电路,其内部采用双锁相环结构㊂LMK04828内部框图如图2所示㊂其中,PLL1为窄带锁相环,其环路滤波器的带宽设计为420Hz,窄带起到滤除鉴相器输出中谐波分量的作用㊂PLL2为宽带锁相环,其环路滤波器的带宽设计为160kHz㊂滤波器还起到抑制VCO相位噪声的作用,PLL2的压控振荡器VCO最终产生频率在48电子信息对抗技术·第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计2920~3080MHz 范围内的频率[5]㊂图2㊀LMK04828双锁相环功能框图根据前面的讨论,JESD204B 协议的Sub-class1可以实现确定性延迟㊂JESD204B 协议中描述了三种同步方案,这三种方案分别对应了LMK04828的三种SESREF 输出形式,分别是:Continuous SESREF,JESD204B Pulse on SPI pro-gramming,External SESREF request㊂根据设计经验,本设计选择了External SESREF request,即在收到FPGA 发送过来的同步信号SYNC 后,LMK04828开始发送周期性的SESREF 信号给ADC 转换器及FPGA㊂根据系统的功能需求,设计了系统时钟树,其详细设计框图如图3所示㊂图3㊀系统时钟树设计框图4.2㊀支持JESD204B 的ADC 介绍ADC12J2700是一款单通道12位㊁2.7GSPS模数转换器(ADC)㊂该器件具有高达3.2GHz 的模拟宽带㊁优异的噪声性能㊁可配置DDC㊁低功耗性能以及占用更少引脚的JESD204B 接口广泛应用于无线设备㊁雷达探测等领域㊂在本系统要求的工作频带内其无杂散动态大于55dBc,有效位(ENOB)不小于8bit,能够很好地满足系统的指标要求㊂ADC12J2700支持JESD204B 协议,采用8-Lane 模式,其各层功能框图如图4所示㊂JESD204B 协议包括传输层㊁链路层㊁物理层㊂传输层的作用是把采样数据打包放入JESD204B 帧(frame)中㊂数据链路层负责JESD204B 协议的处理,包括加扰/解扰㊁Lane 对齐㊁字符替换和对齐监控㊂在链路层中经过8b /10b 编码,加入了控制字㊁状态字㊂物理层主要负责接口和配置高速串行收发器,在物理层,将数据转换为8路高速串行差分信号输出[6]㊂图4㊀JESD 204B 各层功能框图4.3㊀ADC 主要接口电路设计ADC 主要接口电路包括ADC 前端调理电路㊁ADC 采样时钟相关接口电路及ADC 与FPGA的接口电路㊂系统的主要接口电路设计如图5所示㊂其中ADC 前端调理电路主要的功能是将输入的单端中频信号通过1:2的巴伦转换器转换成差分电路,在电路的PCB 设计中要注意走线的阻抗匹配㊂ADC 采样时钟相关电路主要包括器件时钟信号Device Clock 及ADC 的系统参考信号SYSREF㊂ADC 与FPGA 的接口包括ADC 的SPI配置接口及JESD204B 接口㊂其中SPI 配置接口与FPGA 的IO 口相连,主要完成ADC 各项寄存器的配置,如ADC 的满量程输入范围㊁ADC 工作模式㊁SYSREF 信号形式(连续或间歇)㊁DDC 控制㊁JESD204B 控制寄存器等㊂ADC 的JESD204B 接口与FPGA 的GTX 接口相连,采用8-Lane 的设计模式,通过8b /10b 编码,本系统中,单个Lane 的最高传输速率为4500Mbps㊂58刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@126.com图5㊀主要接口电路设计框图4.4㊀接收通道同步设计本系统要求4通道IF 接收通道同步㊂多通道同步设计方案如图6所示㊂图6㊀多通道同步设计方案在系统设计时,主要通过以下几个方面来保证多通道同步性:通过设计4路IF 接收通道电路一致性㊁PCB 等长布线可满足中频信号到ADC 的幅度和相位一致性;AD 采样数据输出端的JESD204B 及同步信号等长布线,利用JESE204B 协议保证同步设计;在时钟设计中,ADC 及FPGA 工作所需的Device Clock 及SYSREF 信号,来源于同一片LMK04828,结合PCB 等长布线,可保证时钟相位一致性及JESD204B 协议的同步时序要求㊂JESD204B 系统中确定性延时的精度和可靠性与Device Clock 和SYSREF 的关系有关,这就需要对SYSREF㊁SYNC 信号与Device Clock 之间的关系进行约束[7]㊂其中SYSREF 信号的产生必须满足两个条件:相对于Device Clock 有足够的建立以及保持时间,并且需要以适当的频率运行㊂SYSREF 可以为连续或间歇周期信号,其频率必须等于本地多帧时钟频率或者本地多帧时钟频率的整数分频频率,本地多帧时钟频率(f LMFC )和SYSREF 可由式(1)和式(2)确定,其中,f BITRATE 为JESD204B 传输中串化器/解串器中的位速率,F为每帧的8位字数,K 为一个多帧数据中帧的个数,n 为任意正整数,N 为LMFC 与SYSREF 的频率倍数关系㊂f LMFC =f BITRATE10ˑK ˑF ˑn (1)f SYSREF =f LMFC2N,N =0,1,2,(2)5㊀FPGA 软件设计㊀㊀本系统的软件设计主要包括LMK04828配置软件㊁ADC12J2700接口软件与配置软件,数据抽取滤波㊁信号检测等处理软件等㊂在实际应用中要求接收机大动态㊁高带宽,所以设计时需要配置满量程信号输入㊁SPI 软复位㊁JESD204B 关键参数值如JESD204B Lane 的速率等使ADC12J2700工作在全带宽模式下㊂系统的软件处理流程图如图7所示㊂这里重点阐述数据解码的设计过程㊂图7㊀软件处理流程图ADC 采样数据在硬件上直接使用FPGA 的GTX 接口与ADC 的数据输出管脚相连,ADC 的(SERDOUT[0]ʃ SERDOUT[7])管脚作为发送68电子信息对抗技术㊃第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计端,FPGA 的GTX 接口作为接收端实现数据在链路上的传输㊂软件上JESD204B 协议利用Xilinx 公司提供的IP 核实现数据同步传输,其中主要有时钟的配置以及对数据帧的解析㊂设计时配置为8-Lane 模式,采用GTX 接口内嵌的8b /10b 编解码模块和控制字符检测模块实现数据编码和对控制字符的检查,单链路数据速率为4500Mbps,参考时钟设置为125MHz,Subclass1工作模式㊂上电复位后,FPGA 的JESD204B 接口与ADC 同步后分别输出RX_SYNC 信号,4路RX_SYNC 信号相与后得到的SYNC 信号传输给ADC,ADC 接收到SYNC 信号后会在下一个LMFC(与SYSREF 信号同步)到来之后发送ILAS,并开始发送数据㊂FPGA 的JESD204B 接口在下一个LMFC 上升沿将所有通道的采样数据同时读出,从而实现数据同步传输㊂6㊀测试结果与分析㊀㊀多通道ADC 数据采集模块的转换数据首先会通过JESD204B 接口与FPGA 的GTX 接口相连,并在FPGA 内部进行数据处理和检测㊂所以,本文所涉及的多通道数据采集模块的各项指标最终是从FPGA 进行处理和检测计算后得到的㊂图8所示为借助于Xilinx 公司的设计工具Vivado 获得的其中一路采集数据传输到FPGA 后的部分原始数据㊂可以通过对原始数据分析计算得到ADC 数据采集的各项设计指标㊂图8㊀ADC 采集原始数据把采样后得到的原始数据导入Matlab 软件中进行快速傅里叶变换(FFT)运算得到原始采样数据的频谱,计算出无杂散动态和信噪比,测试结果如图9所示㊂由频谱数据分析知,在常温工作条件下,信号的性能可满足系统提出的指标要求㊂图9㊀输入信号的频谱响应图7㊀结束语㊀㊀本文基于JESD204B 协议设计实现了一种4通道高速采集系统㊂该系统以高速ADC 及Xilinx FPGA㊁LMK04828时钟锁相电路为核心电路,并包含了DDR3㊁FPGA 加载电路等外围电路㊂文章对系统设计方案及关键技术的实现方法进行了分析,并对系统的功能进行了测试和验证㊂就测试结果来看,该系统满足设计指标要求,可实现大动态㊁高精度的数据采集㊂通过应用扩展,可实现多板卡间的多通道数据同步采集,可满足大部分数字接收机及高速雷达信号接收领域的采样需求㊂参考文献:[1]㊀焦喜香,吴兵,李武建,等.基于JESD204B 协议的高速雷达数字接收机设计[J].信息通信,2016(6):42-44.[2]㊀周典淼,徐晖,陈维华,等.基于JESD204B 协议的数据传输接口设计[J].电子科技2015,28(10):53-60.[3]㊀JONATHAN H.了解JESD204B 链路参数[J].中国电子商情,2014(10):17-19.[4]㊀JEDEC.SerialInterfaceforDataConvertersJESD204B[S].Arlington:JEDEC,2011.[5]㊀Texas Instruments Inc.LMK0482x Data Sheet [M /OL]..[6]㊀Texas Instruments Inc.ADC12Jxx00Data Sheet[M /OL]..[7]㊀RAFFAELE G,VINCENZO I,SABRINA P,et al.AJESD204B -Compliant Architecture for Remote andDeterministic -Latency Operation [J].IEEE Transac-tions on Nuclear Science,2017,64(6):1225-1231.78。
一种基于DSP和FPGA的多通道数据采集系统的设计
计 中还 采用 ＡＤＣ ８ ９模 数 转换 器。该 系统 采集信 号 频率 范围 宽、 数据 传送 量 大、数据 ００ 传 输速度 高 ， 并具 有较 强 的扩 展 能 力，并且 具有 电路 结构 简单 、功耗低 、数据 传输 方便 等优 点 ， 用于 电压 、 电流 、温度 、压 力等参量 的采集 系统 中。 可
变 为高 电平 ，指 示 Ａ ／ Ｄ转 换结 束 ，结 果 数据 已 存 入锁 存器 ，这个 信号 可用作 中断 申请 。 当 ＯＥ输
入 高 电平 时 ，输 出三 态 门打开 ，转换 结 果 的数字 量 输 出到数 据总 线上 ，采用 串行接 口方 式 。Ｆ ＧＡ Ｐ
门阵列 （ Ｐ Ａ Ｅ １ ６ ２０ ８ Ｆ Ｇ ） Ｐ Ｃ Ｑ ４ Ｃ 作为系统的控制部 系 统 选 择 Ｃｙ ｌｎ ｃｏ ｅ系 列 的 Ｅ １ ６ ２ ０ ８芯 片 ， ＰＣ Ｑ ４Ｃ Ｐ采 用 Ｔ 公 司 生 产 Ｔ ３ ０ ５ １ 芯 片 Ｉ ＭＳ ２ ＶＣ ４ ６ ’ 分 ， 过ＦＧ 通 Ｐ Ａ逻辑 控制 ＡＤ 采集 电路 进行模 拟通 ＤＳ ／
现代仪器 （ ｗ． ｄ ｒ ｉｓｒ．ｒ ．ｎ ｗｗ ｍｏ ｅｎｎ ｔ ｏｇｃ ） ｓ
一
种基于 Ｄ Ｐ和 Ｆ Ｇ Ｓ Ｐ Ａ的多通道数据采集系统的设计
吴永鹏 王章瑞 。 赵煜 滢 向前 勇
（． １西南石油大学 电子信息工程学院 成都分公 司川西 北气矿 甲醇厂 江 油 ６ １０ ） ２ ９ ７
率 高 ，内部 时 延小 ，全 部 控 制逻 辑 由硬件 完 成 ， 速 度 快 、效率 高 ，适 于大 数据 量 的高 速传 输控 制 ， 可
业生 产和 科学 技术研究 的各 行业 中 ， 常常 需要对 各
种数 据进行 采集 ， 如液位 、温度 、压力 、频 率等信
基于CAN的多通道高速数据采集系统设计
多通道高速同步并行采样系统的设计
ｓ Ｔ
ＡＥ０Ｃ
Ｒ Ｄ ＿
ｒபைடு நூலகம் ＿厂
— — ］ ｒ］ ＿ 厂
＝ 二 ） （
ＤＵ 二二亟叵＝ ＢＳ ＝ ）
亘 ｌ 二 巫 ＿ｌ ｌ
图 ３ 同步 采 集 并行 转换 时序 图
２ 高速 采样 数 据 存 储与 传 输
目前 ， 随着 检测技 术的不 断完善 以及高 性能单 片机 的发展 ， 对测 控 系统 的实时 性要 求越 来 越 高 ， 用 仅 单 Ｃ Ｕ完 成实 时测控 已很难 实现 ． Ｐ 而采用 双 Ｃ Ｕ 或多 Ｃ Ｕ 结构 ． 可使 得 复杂 测控 系统 的设 计 变得 简 Ｐ Ｐ 则
关键词 ： 多通 道 ； 据 ￣ Ｄ 采 样 ； 步 ； 端 口 Ｒ 数 Ａ Ｃ； 同 赋 ＡＭ 中用 分 类 号 ： Ｐ ７ ． Ｔ ２４２ 文 献标 识码 ： Ａ
在现 代通信 和控 制中 ， 常需要 对大 量的多路 数据进 行 瞬时采样 ， 经 为此 ， 计一 种能 适 用 于该 场合 的 设
Ｍａ ．０ ２ ｒ２ ０
２０ ０ ２年 ３月
文章 编号 ：０ ４ ５ ２ ｆ ０ ２ ０ —２ —０ １０ ４ ２ ２０ ） １ １ ４
多通 道高 速 同步 并行 采样 系统 的设 计
刘 冀 成 ，商黔 林 ，薛 凌 飞
（ 川大 学 电 子信 息 学 院 ，成 都 四 ６ ０１ ） １（４ ６
采 样 的方 法 ．
圄 １ 分 时 采样 原理 围
１ １ 同 步 采样 与 保 持 ．
同步 采样 根据采样 保持方 法 的不 同 ， 可以分 为两 种 ： 其一 是 对 每一 路 信号 都 有各 自的 放大 器 和采 样
保 持器 ， 然后 通过 多路切换 开关 与同一块 Ａ Ｃ连 接 （ 图 ２ Ａｌ 示 ）其 二则 是 每一 路信 号都 有 各 自的 Ｄ 如 （ 所 ；
ADS1262多通道数据采集系统设计
doi: 10.11857/j.issn.1674-5124.2018120088ADS1262多通道数据采集系统设计徐聪辉1,2， 李 彩1， 张振昭1(1. 中国科学院南海海洋研究所 热带海洋环境国家重点实验室，广东 广州 510301; 2. 中国科学院大学，北京 100049)摘 要: 为配合高灵敏度硅光电倍增管实现10°~170°范围17个角度水体体散射函数及衰减系数的宽动态范围、高灵敏度同步测量，设计一种基于10通道32 bits 模数转换器ADS1262和STM32系列单片机的20通道数据采集系统，结合体散射函数测量的具体应用需求及ADS1262自身的结构功能特点，介绍数据采集系统的硬件结构及软件设计，并对ADS1262的滤波模式、采样速率进行实验优化选择。
实验结果表明：ADS1262采用1 200 S/s 、sinc3滤波模式配置时，完成20通道A/D 转换频率可达10 Hz ，ADS1262有效位可达23 bits 。
单通道2.5 S/s 采样速率，sinc4滤波模式下，有效位数可达26 bits 。
整套系统具有高精度、低功耗、小体积、高可移植性等特点，适用于各种宽动态范围模拟信号的量化处理及存储。
关键词: 数据采集系统; 体散射函数; ADS1262; STM32; 多通道中图分类号：TN911 文献标志码: A 文章编号: 1674–5124(2019)09–0112–06Design of multi-channel data acquisition system based on ADS1262XU Conghui 1,2, LI Cai 1, ZHANG Zhenzhao 1(1. State Key Laboratory of Tropical Oceanography, South China Sea Institute of Oceanology, Chinese Academy of Science, Guangzhou 510301, China; 2. University of Chinese Academy of Sciences, Beijing 100049, China)Abstract : To combine with the silicon photomultiplier and simultaneously measure the volume scattering function(VSF) of water in seventeen directions between 10°~170° and the attenuation coefficient with wide dynamic range and high sensitivity, a 20-channel self-contained data acquisition system based on ADS1262-the10-channel 32-bits digital-to-analog converter and STM32 MCU was designed. According to the specific application requirements in VSF measurement and the functional characteristics of ADS1262, the primary structures of the system hardware and software of this data acquisition system were introduced, and the filtering mode and sampling rate of ADS1262 were studied and optimized. The experimental results showed that the sampling frequency and effective bits of 20-channel A/D conversion can reach 10 Hz and 23 bits respectively when ADS1262 is configured with 1200 S/s and sinc3 filtering mode, and the effective bits can reach 26 bits when the filtering mode is sinc4 and the sampling rate is 2.5 S/s. This system has some specific characteristics, such as high precision, small volume, low power, preferable transportability etc. The system收稿日期: 2018-12-21；收到修改稿日期: 2019-03-28基金项目: 国家自然科学基金（41176083，41576030）；广州市科技计划重点项目（201707020023）；热带海洋环境国家重点实验室自主研究项目（LTOZZ1602）作者简介: 徐聪辉（1993-），男，黑龙江哈尔滨市人，硕士研究生，专业方向为海洋光学技术、光学仪器。
基于USB2.0的多通道数据采集系统设计与实现
（ ｅｃ ｌ ｇ ｆ ｎ ｏｍａｉｎ Ｓ ｉ ｃ ｎ ｎ ｉ ｅ ｒ ｇ Ｙａ ｓ ａ ｉｅ ｓ ｙ Ｑｉ ｈ ａ ｇ ａ ６ ０ ４ Ｔｈ ｏｌ ｅｏ ｆ ｒ ｔ ｃｅ ｅａ ｄ Ｅ ｇｎ ｅｉ ， ｎ ｈ ｎ Ｕｎｖ ｒｉ ， ｎ ｕ ｎ ｄ ｏ ０ ６ ０ ） ｅ Ｉ ｏ ｎ ｎ ｔ
通过 已知信号对 整个 系统进行测试 ， 验证 了该 系统能完成多通道连续 采样的可行性和准确性 。 关键词 ：ＵＳ ２ Ｏ 数据采集 ｆＧ Ｉ Ｂ．； ＰＦ
中图分类号 ：ＴＰ １ ２６ 文献标识码 ：Ａ
Ｄｅ ｉ ｎ ａ ｍ ｐ ｅ ｅ ａ ｉｎ ｏ ｕ ｔ’ｈａ ｅ ａ ａ ｓｇ ｎｄ ｉ ｌｍ ｎｔ ｔｏ ｆｍ ｌｉｃ ｎｎ ｌｄ ｔ ａ ｑｕ ｓｔｏ ｙ ｔｍ ｓ ｄ ｏ Ｂ２ ０ ｃ ｉｉｉ ｎ ｓ ｓｅ ｂａ ｅ ｎ ＵＳ ．
Ａｂ ｔａ ｔ Ａｃｏ ｄｎ ｔ ｈ ｅ ｕｒｍｅ ｔ ｆ ｖｂ ａｉ ｉｎ ｌｄ ｔｃｉｎ， ｔｉ ｐ ｐ ｒ ｉｔｏ ｕ ｅ ａ ｓｒ ｃ ： ｃ ｒ ｉｇ Ｏ ｔ ｅ ｒｑ ｉｅ ｎ ｏ ｉｒｔｎ ｓｇ ａ ｅｅｔｏ ｇ ｈｓ ａ ｅ ｎ ｒｄ ｃ ｓ ｍｕｔ ｃ ａ ｎ ｌ ｄ ｔ ｌ－ｈ ｎ ｅ ａａ ｉ ａ ｑ ｉｉｏ ｙ ｔｍ ，ｗｈｃ ａ ｒ ｇ ａ ｃ ｕｓｔ ｎ ｓ ｓｅ ｉ ｉｈｈ ｓａｐｏ ｒ ｍｍａ ｌ ｉｎ ｌ ｍｐｉｉｒ ａ ａ ｌ ａ ｐｅｒ ｔ ｎ ａ ｐｅｔ ．Ｔｈｓｓ ｓｅ ｃ ｎ ｂｅｓｇ ａ ａ ｌ ｅ ，ｖ ｒ ｂｅｓ ｆ ｉ ｍ ｌ ａｅａ ｄ ｓ ｍ ｌ ｉ ｍｅ ｉ ｙ ｔｍ ａ ｓ ｐｅｓｇ ｌ ｎｄｆｅｅ ｔｃ ａ ｎ ｌ ｉ ｕｔｎ ｏ ｓｙａ ｄ ｔｅｈｇ ｅ ｔｓ ｐ ｅｒ ｔ ｆ ｎ ｈ ｎ ｅ ０ Ｌ Ｔｈ ｈ ｕ ｈｓｏ ｍ ａ ｌ ｉｎ ｉｆｒｎ ｈ ｎ ｅｓｓ ａ ｏ ｍ ｌ ｅ ｕ ｌ ｈ ｉｈ ｓ ａ ｌ ａｅｏ ｅｃ ａ ｎ ｌｓ４ ０ ａ ｎ ｍ ｏ ｉ ｅｔｏ ｇ ｔ ｆ ｔ ｅｓ ｆ ｒ ｒ ｇ ａ ，ｉｃｕ ｉ ｉｍｗａｅ ｒ ｅ ，ＤＬＬ，ａ ｐｉａｉｎ ｓ ｆ ａｅ ｒ ｅｂ ｉｆｙ ｅ ｐａｎ ｄ Ｔｈｓｐ ｐ ｒａｓ ｈ ｏ ｔ ｅｐ ｏ ｒ ｗａ ｍ ｎ ｌｄｎ ｆｒ ｒ ，ｄ ｖ ｒ ｇ ｉ ｐ ｌ ｔ ｔ ｒ ，ａ ｒｅｌ ｘ ｌｉｅ ． ｃ ｏ ｏ ｗ ｉ ａ ｌ ｅ ｏ ｄ ｅ ｌ ｎ ｌｚ ｓｔ ｅ ｃ ｎ ｒ ｌｔ ｅ ｓｑ ｅ ｃ ｅｗｅ ｎ ｔ ｅＵ Ｓ ． ｎ ｅｆｃ ｈ ｐ ＧＰ Ｆ ｎ ｎ ｌｇ ｔ ｉｉ ｌｃ ｎ ｅｔｒ ｅｐｙ ａ ａｙ ｅ ｈ ｏ ｔｏ ｉ ｅ ｕ ｎ ｅ ｂ ｔ ｅ ｈ Ｂ２ ０ ｉｔｒａ ｅｃ ｉ Ｉ ａ ｄ ａ ｏ Ｏ ｄｇｔ ｏ ｖ ｒｅ ｍ ａ ａ ＡＤ７ ９ ． Ｉ ｒ ｅ Ｏｖ ｌ ａｅｔｉ ｙ ｔｍ ｎ ｓ ｐｅｓｇ ａ ｅａ ｉｕ ｌ ｎ ｅ ｓ ｌ ，ｔｅｓ ｓｅ ｉ ｅ ｔｄｂ ｅａｒａ ｙ ８ ９ ｎｏ ｄ ｒｔ ａｉ ｔ ｈｓｓ ｓｅ ｃ ａ ｌ ｉｎ ｌｖ ｒｃｏ ｓｙａ ｄ ｆａ ｉ ｙ ｈ ｙ ｔｍ ｔｓｅ ｙ ｔ ｌｅ ｄ ｄ ａ ｍ ｂ ｓ ｈ
基于cpld的多通道数据采集系统设计与实现
址并氛H警
— 一 L1_ i。．：：．．．j．．．I．．．．．．．，．．J
燧
1I
i≈■l
； 伶公善
4l I
一：
L，一一一一一一一一一一一 一一- J
图2 CPLD内 处理和传输关系为：外部控制器的 地址总线和写信号XWR通过地址映射单元产生数据采集起始信号，并 将其 传给AD7865时序 控制单元 ，该单 元在向AD7865发 出转换起 始 脉；中后， 在每个通道转换结束时 , - Y亥I J产生相应的写 控制信号，并控制地 址发生器为每次采样结果产生一存储地址。RAM访问控制单元在检测 到AD7 865 时序控制单元发出的写控制信号后，控制数据输入锁存器 将从AD7865数据 总线上取数，并将该数存到1 6位RAM存储器的对 应地址空I "a3。当外部控制器读取A／D转换结果时，先通过外部地址映 射单元将外部控制器的访问地址映射成16 位RAM存储器的内部地址， 随后 RAM访问 控制 单元 会对 外部控 制器 的读 、选通 信号 和AD7865 时序控制单元产生的写控制信号进行仲裁，确保对同一RAM存储器的 读与 写操作不 会同时 发生。当 对RAM的读操 作允许 时，RAM访问 控 制单元控制控制数据输出锁存器，使其在读信号有效期间将RAM中对 应地 址的 数据 输出到 外部 数据 总线上 ，从 而完 成一次 采样 过程 。
4结论
本文 设计的基 于AD7865和CPLD的 多通道 并行数据 采集系统 ， 利用 CPLD同时 控制多 个AD7865的工作 时序，使 采样序 列中的每 一 通道都工作在最大数据转换速率， 采样结果保存在CPLD内设置的寄 存器中． 该寄存器可映 射到外部控制 器的RAM中，从而实现 从CPLD 中读取采样结果而无需等待，且系统的采样速率完全由外部控制器决 定 。使 其具 有很 强的 灵活 性和 较少 的CPLD资 源占 用， 很适 合在 CPLD资源有限且需要进行多路采样控制的场合。
基于LabVIEW的多通道数据采集系统设计
Ｅ Ｌ Ｅ 电子测试 Ｃ Ｔ Ｒ （ ） Ｎ Ｉ Ｃ Ｔ Ｅ Ｓ Ｔ
第 ２ ０ Ｏ １ ３ ｌ 一 年 ０ ２ １ 期 月
基于 Ｌ ａ ｂ Ｖ Ｉ Ｅ Ｗ 的 多通 道 数 据 采 集 系统设 计
吴 建 裴 峰 王琚 楠 李 晓红
（ 中北 大 学仪 器科 学与 动 态测 试 教 育部 重 点 实验 室 太原 ０ ３ ０ ０ ５ １ ）
数据采集 卡， 运用虚拟仪器及其相关 技术研 制 了基 于 Ｌ ａ ｂ ＶＩ Ｅ Ｗ 的 具 有 显 示 实 时 数 据 曲线 的 多 通 道 数 据 采 集 系 统 。
最 后 搭 建 实验 平 台 ， 通 过 测 试 经 过 传 感 器 转 换用户更精 确、 方 便 地 完 成 对 各 种 数 据 的 全 面监 测 ， 保 证 了在 测 控 领 域 的正 常 、 高效 运 行 。
Ｗｕ Ｊ ｉ ａ ｎ Ｐ ｅ ｉ Ｆ ｅ ｎ ｇ Ｗａ ｎ ｇ Ｊ ｕ ｎ ｎ ａ ｎ Ｌｉ Ｘｉ ａ ｏ ｈ ｏ ｎ ｇ
Ａｂ ｓ ｔ ｒ ａ ｃ ｔ ： Ｉ ｎ ｏ ｒ ｄ ｅ ｒ ｔ ｏ ｍｏ ｎ ｉ ｔ ｏ ｒ ｔ ｈ ｅ ｐ ｒ ｅ ｓ ｓ ｕ ｒ ｅ ， ｄ ｉ ｓ ｐ ｌ ａ ｃ ｅ ｍｅ ｎ ｔ ， ｆ ｌ ｏ ｗ ａ ｎ ｄ ｔ ｅ ｍｐ ｅ ｒ ａ ｔ ｕ ｒ ｅ ｉ ｎ ａ ｖ ａ ｒ ｉ ｅ ｔ ｙ ｏ ｆ ａ ｐ ｐ ｌ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｓ ， ａ ｎ ｄ ａ ｆ ｕ ｌ ｌ ｓ ｅ ｔ ｏ ｆ ｒ ｅ ａ ｌ — ｔ ｉ ｍｅ ｄ ａ ｔ ａ ｃ ｕ ｒ ｖ ｅ ｍｏ ｒ ｅ ｆ ｕ ｌ ｌ ｙ ａ ｎ ｄ ａ ｃ ｃ ｕ ｒ ａ ｔ ｅ ｌ ｙ ． Ｔｈ ｉ ｓ ｐ ａ ｐ ｅ ｒ ｉ ｎ ｔ ｒ ｏ ｄ ｕ ｃ ｅ ｓ ａ ｍｕ ｌ ｔ ｉ — ｃ ｈ ａ ｎ ｎ ｅ ｌ ｄ ａ ｔ ａ ａ ｃ ｑ ｕ ｉ ｓ ｉ ｔ ｉ ｏ ｎ ｓ ｙ ｓ ｔ ｅ ｍ ｂ ａ ｓ ｅ ｄ ｏ ｎ ｖ ｉ ｒ ｔ ｕ ａ １ ｉ ｎ ｓ ｔ ｒ ｕ ｍｅ ｎ ｔ ．Ｉ ｔ ｄ ｅ ｐ ｅ ｎ ｄ ｓ ｏ ｎ ｔ ｈ ｅ ｓ ｏ ｆ ｔ ｗａ ｒ ｅ ｄ ｅ ｖ ｅ ｌ ｏ ｐ ｍｅ ｎ ｔ ｐ ｌ ａ ｔ ｆ ｏ ｒ ｍ ｆ ｏ ｒ Ｌ ａ ｂ ＶＩ ＥＷ ７ ．１ ．Ｉ ｔ ｆ ｏ ｃ ｕ ｓ ｅ ｓ ｏ ｎ ｔ ｈ ｅ ｖ ｉ ｒ ｔ ｕ ａ ｌ
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
多通道高速数据采集板的设计高丽珍 王敦庆 张晓明(中北大学信息与通信工程学院,山西太原030051)摘 要:根据虚拟仪器的设计思想,详细介绍了高速数据采集板软硬件设计的基本原则、方法及工作流程,设计了基于PXI总线的多通道高速数据采集板。
采用DSP到PXI总线的跨总线DMA技术解决了高速数据传输的瓶颈问题,实现了多通道高速数据采集。
关键词:虚拟仪器;数据采集;PXI总线;DSP中图分类号:TP274 文献标识码:A0 引言随着计算机技术和微电子技术的高速发展,高速测试系统有两方面发展趋势。
一方面并行测试系统在近年来得到了发展,并行系统中为每个测试通道单独配置通道放大器和A/D转换器,具有很高的通道采集速率和精度,特别适合对动态信号的采集和分析。
另一方面,信号的高速测试要求测试仪器拥有较高的数据传输带宽,以传输采集的大量数据[1]。
根据对高速数据采集板提出的要求,笔者设计了基于PXI总线的数据采集原型板。
该采集板具备以下功能:多通道同时采集数据;单通道数据采集率达到10MSPS以上,A/ D分辨率达12位;板上具有一定的数据存储能力;实时对大量的采集数据进行主机存储;系统静态精度:±0.1%FS;具有一定的实时预处理功能。
1 方案设计1.1 数据总线的选择[2]近些年出现的串行标准USB2.0和Fire wire虽然在传输带宽方面有了很大的提升,但是由于缺少多模板间的同步机制,所以在设计并行高速数据采集系统时也不能被采纳。
现阶段应用于测试仪器领域的主流并行测试系统主要有基于VXI总线和基于PXI总线两种构架。
而VXI总线目前最大传输速率可达80MB/s,远远低于PCI/PXI总线传输速率,并且未能成为通用计算机总线。
PXI总线就是在PCI总线的基础上,面向仪器应用扩展了触发总线等。
PCI总线传输速率高达264MB/s,使PCI/PXI接口卡和主机之间可以实现高效可靠的数据传输。
PXI继承了PCI和Compact PCI 的全部优点,并新增了许多电气特性以满足高性能仪器和测试领域的需要。
因此该方案选择了PXI总线作为高速数据传输总线。
根据接口实现简单可靠的技术要求,本设计采用专用总线接口芯片进行本地总线与PCI总线的连接。
考虑到PL X 公司的PCI9054能够提供多种数据传输方式,尤其是2个独立的DMA通道具有PCI总线主控能力,可以大大提高由本地到主机的数据传输带宽,因此选定PCI9054作为PCI总线到本地的桥接芯片。
1.2 采集板上处理器的选择对于高速测试系统而言,处理器主要是实现对信号的采集控制、采集数据的实时预处理以及处理后数据的高速传输和存储等功能。
DSP芯片具有运算速度快、编程方便、稳定性好、精度高、便于集成等优点,已广泛用于复杂的数字信号处理等领域。
为了更有效地完成数据采集任务,测试系统中的DSP芯片应该具有以下几个特点:高速的数据处理及片内、片外数据传输能力;总线主控能力;可根据通道扫描表设置多种触发方式、采集率、存储模式等采集参数;并行操作; OEM优势[3]。
结合设计要求,提出对DSP的选择标准:浮点32位DSP、指令速度900MFLOPS、片内存储器空间至少64K B、片外存储空间至少128MB、软硬件开发工具齐全。
考虑到产品系列覆盖面和成熟度,以德州仪器公司的TMS320系列DSP作为首选。
选用性价比较高的TMS320C6711作为板上核心DSP部件。
1.3 组合电路和时序电路在数据采集板设计时,不仅要协调DSP和外围电路的接口,而且还须考虑PXI集成接口芯片与DSP总线及主机PCI总线的接口电路。
所以数据采集板上存在较多功能复杂的时序逻辑电路。
我们选择具有更高集成度、设计更加灵活且功耗较小的FPG A来实现模板的控制核心。
Altera公司的FL EX10KE芯片内部含有多条32位总线。
它基于可重新配置的COMS SRAM单元技术,具有高集成度、快速、高可靠性等特点,适合于复杂的组合电路和时序电路的设计。
1.4 系统硬件总体框图由以上分析,可以将高速数据采集板分为三个模块: DSP模块、PCI9054模块和FPG A模块,如图1所示。
DSP 模块是数据采集、预处理、传输、存储的控制中心;PCI9054模块主要用于本地总线与PCI总线的连接以实现模板与上位机的通讯;FPG A模块负责各部分间的控制逻辑电路与时山西电子技术2007年第6期 应用实践收稿日期:2007-04-07 第一作者 高丽珍 女 30岁 助教序电路的实现。
图1 采集板硬件框图1.5 系统软件部分在虚拟仪器中“软件就是仪器”,绝大多数测试及数据处理功能都通过相应软件进行配置来实现。
我们通过分析功能需求,将采集板软件分为四个模块:上电自检及DSP 初始化模块、与上位机的通讯和管理模块、数据采集和预处理模块、采集数据传输和存储模块。
1.5.1 上电自检及DSP 初始化模块完成采集任务启动前系统的自我检测功能。
若系统各部分运行发生异常,则返回出错状态代码并退出采集程序,否则加载系统初始化模块,完成采集任务参数表的填写、中断矢量初始化和加载通信模块功能。
1.5.2 与上位机的通讯和管理模块该模块主要接收上位机对数据采集板的启动与停止控制命令、通道扫描表的配置指令,并对采集及预处理程序进行加载。
采集过程中实时上传采集板状态信息和采集获得的测试数据。
1.5.3 数据采集和预处理模块主要完成采集模式的配置、采集条件的触发、各数据采集通道的协调、数据采集、数据预处理等功能。
1.5.4 采集数据传输和存储模块按照通道扫描表的配置对采集数据和预处理数据进行实时板上存储或实时向上位机传输。
2 数据采集板工作流程数据采集板的工作过程如图2。
DSP 工作在微计算机方式。
数据采集板上电或复位后,DSP 从FRAM 中引导采集板自检和初始化程序到SRAM 中,对采集板进行自检。
自检通过后DSP 利用FPG A 控制PCI9054与上位机通讯,在初始化程序的控制下与主机通信,完成采集软件的加载、DSP 算法库的加载、通道扫描表的加载。
然后DSP 的通讯和管理模块按照通道扫描表的配置来管理和设置各采样通道的触发模式、采样率、存储模式、预处理算法等内容,准备采集数据,等待上位机的“启动采集”指令。
当收到“启动采集”指令后,采集板实时采集数据并判断是否满足设置的触发条件。
若满足触发条件,采集板对数据进行读取和相应的预处理操作,进一步存储和传输处理结果数据。
在一次采集完成后实时接收判断是否有上位机下达的“停止采集”指令,并上传采集板状态信息。
若收到“停止采集”指令则采集板停止采集,等待上位机的控制指令。
否则进行下一次数据采集,最后在采集软件的控制下完成各种数据采集的任务。
在采集板软件的控制和协调下,硬件开始工作。
首先DSP 利用FPG A 控制PCI9054与上位机通讯,下载数据采集板的各个通道的通道扫描表。
然后根据通道扫描表中的设定的采样率来配置内部定时器以控制ADC 对信号进行采样。
FPG A 中与前端模数转换器衔接的先进先出队列(FI 2FO )负责缓冲暂存数字量输入,当FIFO 半满时发出中断,启动DSP 的扩展直接内存访问(EDMA )引擎,将数据块读走转入本地同步动态存储器(SDRAM )或双端口存储器(DPRAM )。
数据采集系统有两种存储方式:下位机板上存储和上位机硬盘存储。
当主机控制字要求板上存储时,DSP 对CE0和CE1空间的SDRAM 数据进行管理。
主机要求主机存储时,前提是预先已经通过HPI 初始化完毕模板桥接芯片PCI9054的DMA 控制寄存器,之后DSP 利用EDMA 将数据由FIFO 或SDRAM 传输写入DPRAM ,当写DPRAM 半满时通过HPI 接口向主机发出中断。
主机中断服务程序启动PCI9054内部DMA 引擎,以乒乓的方式将本地数据取走转存入主机内存中。
当模板结束采集任务后,向状态寄存器写入采集完毕标志。
主机通过查询得到该状态,通过主机图形界面返回给用户采集完毕的提示。
图2 软件工作流程3 结论在数据采集板的研制过程中主要解决了如下问题:利用PXI 总线解决了并行数据采集技术中数据传输的瓶颈问题;DSP 总线与PCI 总线的接口技术;DRAM 和DSP 总线的接口技术;从DSP 总线到PCI 总线的跨总线DMA 传输技术。
通过对所设计的高速数据采集板进行软硬件设计调试,其功能和性能达到了设计要求。
参考文献[1] 肖忠祥.数据采集原理[M ].西安:西北工业大学出版社,2001:155-169.[2] 徐德炳,徐兴.数据采集与总线技术的发展[J ].测控技术,2002,21(6):1-6.[3] 宜帆,徐兴.DSP/BIOS 在数据采集程序设计中的应用[J ].仪器仪表学报,2002,23(增刊):69-70.14第6期 高丽珍,等:多通道高速数据采集板的设计The Design of Multi 2Module High 2Speed Data Acquisition BoardG ao Li 2zhen Wang Dun 2qing Zhang Xiao 2ming(School of Inf orm ation and Com m unication Engineering ,North U niversity of China ,Taiyuan ,S hanxi ,030051,China )Abstract :This article discusses about the multi 2module parallel high 2speed virtual instrumentation ,including scheme design ,de 2vice choice ,module hardware architecture and DSP software flow.The followin g problems have been solved :the bottleneck problem of high 2speed data transmission between modules and PC by using of PXI bus ,the DMA transmitting technology which strides over buses from DSP bus to PCI bus.K ey w ords :virtual instrumentation ;data acquisition ;PXI bus ;DSP (下转第37页)图2给出了Y 轴陀螺静止时滤波前后的输出数据,可以直观看出数字滤波器的效果。