EDA_Cadence541_Virtuoso(版图大师)
超实用的一份文档--关于Cadence virtuoso的一些实用技巧

Cadence Virtuoso实用技巧目录Cadence Virtuoso实用技巧 (1)一.关于版图一些实用的快捷键 (2)二.使用reference window (4)三.关于Path stitching (6)四.Placing Pin Arrays(bus pins) (10)五.在已存在的两个path交错的地方自动打孔 (12)六.关于Tap的使用 (13)七.Reshape Objects (15)八.关于部分选择及相关的操作 (16)九.关于图形的对齐 (17)十.Yanking & Pasting图形(即复制-粘贴) (19)十一.生成Multipart Paths (20)十二.Search and replace的应用 (24)十三.提高软件速度的一些环境变量的优化 (25)十四.快速定义Multipart path的template (26)十五.用Multipart path生成Tap的skill程序 (32)一.关于版图一些实用的快捷键F3:显示Option formF4:Full/Partial 选择切换N:改变snap model,n---diagonal, Shift+n---orthogonal, Ctrl+n---L90XfirstCtrl+y:当多个图形叠在一起时(点击左键默认是两个图形间切换),可以轮流选择重叠的图形BackSpace:当命令尚未完成时,可以撤销上一次(多次点击可撤销多次)鼠标的点击。
如:画path时可撤销前面鼠标错误的点击,选择很多图形stretch,点了reference point发现有多选,可撤销点击,去掉多选图形后再stretch。
Right mouse:a. 没有命令时重复上次命令;b. move和Create instance时逆时针旋转,Shift+Right mouse轮流关于x/y轴对称;c. 画path时,L90Xfirst和L90Yfirst之间切换,Ctrl+Right mouse Path自动换层(Path stitching)切换,Shift+Right mouse换层时通孔旋转;d. Reshape和split时,切换不同的高亮区域,以便下一步的操作。
集成电路设计CADEDA工具实用3-版图绘制及Virtuoso 工具软件

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• 第七张mask就是金属1(metal1)了。 需要选择性刻蚀出电路所需要的连接关系。 至此,一个反相器的完整版图就完成了。
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2、Design Rule的简介
• 图解术语
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一个简单的例子
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3、 Virtuoso软件的简介及使用
• 创建Layout Cellview File->New->Cellview
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Layout Editor Window
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Layer Selection Window(LSW)
• Ctrl+W 关闭窗口。 • Shift+W下一个视图。 • W 前一个视图。 • Y 区域复制Yank。和copy有区别,
copy只能复制完整图形对象。 • Shift+Y 黏贴Paste。配合Yank使
用。
• Ctrl+Z 视图放大两倍(也可点住 鼠标右键拖动)
• Shift+Z 视图缩小两倍 • Z 视图放大
版图绘制及Virtuoso 工具软件
主要内容
1. 典型深亚微米工艺流程 2. Design Rule的简介 3. Virtuoso软件的简介及使用 4. PDK简介 5. 版图设计中的相关专题
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1、典型深亚微米工艺流程
Cadence-virtuoso的使用简介(版图绘制)

第二章Virtuoso Editing的使用简介全文将用一个贯穿始终的例子来说明如何绘制版图这个例子绘制的是一个最简单的非门的版图§ 2 1 建立版图文件使用library manager首先建立一个新的库myLib关于建立库的步骤在前文介绍cdsSpice时已经说得很清楚了就不再赘述与前面有些不同的地方是由于我们要建立的是一个版图文件因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file这里由于我们要新建一个tech file因此选择前者这时会弹出load tech file的对话框如图2-1-1所示图2-1-1在ASCII Technology File中填入csmc1o0.tf即可接着就可以建立名为inv的cell了为了完备起见读者可以先建立inv的schematic view和symbol view具体步骤前面已经介绍其中pmos长6u宽为0.6u nmos长为3u宽为0.6u model 仍然选择hj3p和hj3n 然后建立其layout view其步骤为在tool中选择virtuoso layout然后点击ok§ 22绘制inverter掩膜版图的一些准备工作首先在library manager中打开inv这个cell的layout view即打开了virtuoso editing窗图2-2-1 virtuoso editing窗口口如图2-2-1所示版图视窗打开后掩模版图窗口显现视窗由三部分组成Icon menu , menu banner ,status banner.Icon menu(图标菜单)缺省时位于版图图框的左边列出了一些最常用的命令的图标,要查看图标所代表的指令只需要将鼠标滑动到想要查看的图标上图标下方即会显示出相应的指令menu banner菜单栏,包含了编辑版图所需要的各项指令并按相应的类别分组几个常用的指令及相应的快捷键列举如下Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z)Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del)Undo ------- 取消编辑(u)Redo -------恢复编辑 (U)Move ------- 移动(m)Stretch ------- 伸缩(s)Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P)Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner状态显示栏位于menu banner的上方显示的是坐标当前编辑指令等状态信息在版图视窗外的左侧还有一个层选择窗口Layer and Selection Window LSWLSW视图的功能1可选择所编辑图形所在的层2可选择哪些层可供编辑3可选择哪些层可以看到由于我们所需的部分版图层次在初始LSW中并不存在因此下一步要做的是建立我们自己的工艺库所需的版图层次及其显示属性为了简单起见以下仅列出绘制我们这个版图所需的最少版图层次层次名称说明Nwell N阱Active 有源区Pselect P型注入掩膜Nselect N型注入掩膜Contact 引线孔连接金属与多晶硅/有源区Metal1 第一层金属用于水平布线如电源和地Via 通孔连接metal1和metal2Metal2 第二层金属用于垂直布线如信号源的I/O口Text 标签Poly 多晶硅做mos的栅下图是修改后的LSW图2-2-2 LSW如何来修改LSW中的层次呢以下就是步骤1切换至CIW窗口在technology file的下拉菜单中选择最后一项edit layers出现如图窗口图2-2-3 edit layers2在technology library中选择库mylib先使用delete 功能去除不需要的层次然后点击add添加必需的层次add打开如下图的窗口图2-2-4其中layer name中填入所需添加的层的名称Abbv是层次名称缩写Number是系统给层次的内部编号系统保留128256的数字作为其默认层次的编号而将1127留给开发者创造新层次Purpose是所添加层次的功用如果是绘图层次一般选择drawing Priority是层次在LSW中的排序位置其余的选项一般保持默认值在右边是图层的显示属性可以直接套用其中某些层次的显示属性也可以点击edit resources自己编辑显示属性如图2-2-5所示这个窗口还可以在LSW中调出编辑方法很简单读者可以自己推敲就不再赘述上述工作完毕后就得到我们所需的层次接着我们就可以开始绘制版图了§ 2 3 绘制版图一画pmos的版图新建一个名为pmos的cell1画出有源区在LSW中点击active dg注意这时LSW顶部显示active字样说明active层为当前所选层次然后点击icon menu中的rectangle icon在vituoso editing窗口中画一个宽为 3.6u长为6u的矩形这里我们为了定标必须得用到标尺点击misc/ruler即可得到清除标尺点击misc/clear ruler如果你在绘制时出错点击需要去除的部分然后点击delete icon2画栅在LSW中点击poly dg画矩形与有源区的位置关系如下图0.6u6u(gate width)1.5u3.6u图2-2-5 display resource editor3画整个pmos为了表明我们画的是pmos管我们必须在刚才图形的基础上添加一个pselect层这一层将覆盖整个有源区0.6u接着我们还要在整个管子外围画上nwell它覆盖有源区1.8u 如下图所示pselect1.8unwell4衬底连接pmos的衬底nwell必须连接到vdd首先画一个1.2u乘1.2u的active矩形然后在这个矩形的边上包围一层nselect层覆盖active06u最后将nwell的矩形拉长完成后如下图所示nselectactivepselect这样一个pmos的版图就大致完成了接着我们要给这个管子布线二布线pmos管必须连接到输入信号源和电源上因此我们必须在原图基础上布金属线1首先我们要完成有源区源区和漏区的连接在源区和漏区上用contact dg层分别画三个矩形尺寸为0.6乘0.6注意contact间距为1.5u2用metal1dg层画两个矩形他们分别覆盖源区和漏区上的contact覆盖长度为0.3u3为完成衬底连接我们必须在衬底的有源区中间添加一个contact这个contact每边都被active覆盖0.3u4画用于电源的金属连线宽度为3u将其放置在pmos版图的最上方布线完毕后的版图如下图所示图2-3-1 pmos版图通过以上步骤我们完成了pmos的版图绘制接下来我们将绘制出nmos的版图三画nmos的版图绘制nmos管的步骤同pmos管基本相同新建一个名为nmos的cell无非是某些参数变化一下下面给出nmos管的图形及一些参数具体绘制步骤就不再赘述图2-3-2nmos四完成整个非门的绘制及绘制输入输出1新建一个cell inv将上面完成的两个版图拷贝到其中并以多晶硅为基准将两图对齐然后我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交2输入为了与外部电路连接我们需要用到metal2但poly和metal2不能直接相连因此我们必须得借助metal1完成连接具体步骤是a在两mos管之间画一个0.6乘0.6的contactb在这个contact上覆盖poly过覆盖0.3uc在这个contact的左边画一个0.6乘0.6的via然后在其上覆盖metal2dg过覆盖0.3ud用metal1连接via和contact过覆盖为0.3u从下图中可以看得更清楚metal13输出连起来任意延长一个的metal1与另一个相交然后在其上放置一个via接着在via上放置metal2五作标签1在LSW中选择层次text d3点击create/label在弹出窗口中的label name中填入vdd并将它放置在版图中相应的位置上2按同样的方法创制gnd A和Out的标签完成后整个的版图如下图2-3-4 非门的版图至此我们已经完成了整个非门的版图的绘制下一步将进行DRC检查以检查版图在绘制时是否有同设计规则不符的地方第三章 Diva验证工具使用说明 版图绘制要根据一定的设计规则来进行也就是说一定要通过DRC Design RuleChecker检查编辑好的版图通过了设计规则的检查后有可能还有错误这些错误不是由于违反了设计规则而是可能与实际线路图不一致造成版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的所以编辑好的版图还要通过LVS Layout VersusSchematic验证同时编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数电路仿真程序可以调用这个数据来进行后模拟下面的框图可以更好的理解这个流程图 3-0-1 IC后端工作流程验证工具有很多我们采用的是Cadence环境下集成的验证工具集DIV A下面先对DIV A作一个简单介绍DIV A是Cadence软件中的验证工具集用它可以找出并纠正设计中的错误它除了可以处理物理版图和准备好的电气数据从而进行版图和线路图的对查LVS外还可以在设计的初期就进行版图检查尽早发现错误并互动地把错误显示出来有利于及时发现错误所在易于纠正DIV A工具集包括以下部分1设计规则检查iDRC2版图寄生参数提取iLPE3寄生电阻提取iPRECadence cdsSPICE 使用说明资料收藏 PCB 收藏天地4 5电气规则检查 iERC 版图与线路图比较程序 iLVS 需要提到的是 Diva 中各个组件之间是互相联系的 有时候一个组件的执行要依赖另 一个组件先执行 例如 要执行 LVS 就先要执行 DRC 在 Cadence 系统中 Diva 集成在版 图编辑程序 Virtuoso 和线路图编辑程序 Composer 中 在这两各环境中都可以激活 Diva 要 运行 Diva 前 还要准备好规则验证的文件 可以把这个文件放在任何目录下 这些规则文 件的写法下面专门会进行说明 也会给出例子 这些文件有各自的默认名称 如 做 DRC 时的文件应以 divaDRC.rul 命名 版图提取文件以 divaEXT.rul 命名 做 LVS 时规则文件应 以 divaLVS.rul 命名§31DRC 规则文件的编写我们制定了以下规则 n 阱的最小宽度 阱与阱之间的最小间距 ndiff 到 nwell 的最小间距 pdiff 到 nwell 的最小间距 p mos 器件必须在 nwell 内 有源区的最小宽度 有源区之间的最小间距 多晶硅的最小宽度 多晶硅间的最小宽度 多晶硅与有源区的最小间距 多晶硅栅在场区上的最小露头 源 漏与栅的最小间距 引线孔的最小宽度 引线孔间的最小间距 多晶硅覆盖引线孔的最小间距 metal1 覆盖引线孔的最小间距 金属 1 的最小宽度 金属 1 间的最小间距 金属 2 的最小宽度 金属 2 间的最小间距 金属 2 的最小挖槽深度 通孔的最小宽度 通孔间的最小间距 通孔与引线孔间的最小间距 metal1 覆盖通孔的最小间距 4.8u 1.8u 0.6u 1.8u仍旧以前面的非门为例 1.a n 阱(well) 1.b 1.c 1.d 1.e 2.a 2.b 3.a 3.b 3.c 3.d 3.e 4.a 4.b 4.c 4.d 5.a 5.b 6.a 6.b 6.c 7.a 7.b 7.c 7.d 有源区 active1.2u 1.2u 0.6u 0.6u 0.6u 0.6u 0.6u 0.6u 0.9u 0.3u 0.3u 1.2u 0.9u 1.2u 1.2u 1.2u 0.6u 0.9u 0.6u 0.3u第 11 页 共 11 页多晶硅poly引线孔 contact金属 1metal1金属 2metal2通孔 viaCadence cdsSPICE 使用说明资料收藏 PCB 收藏天地7.e metal2 覆盖通孔的最小间距 0.3u 7.f 通孔与多晶硅的最小间距 0.3u 结合上述规则 我们就可以编写出相应的 DRC 规则检查文件 见附录 1 取名为 divaDRC.rul 这个文件的第一部分是层次处理 用于生成规则文件中所要应用到的层 次 可以是原始层或是衍生层 例如 nwell=geomOr("nwell") 在文件中引用到的所 有原始物理层次都要用双引号括起来 这一句的目的是在后面应用到 nwell 这个原始物 理层次时 不需要再用引号括起来 前面几句都是这个意思 后面四句则生成版图验证 中必须的一些层次 有一点需要注意的是 在 geomOr 的关键字和 ( 之间不能出现 空格 nwell=geomOr (“nwell”)的写法系统在编译时会报错 下面这个语句相当于一个条件转移语句 当有drc命令时 执行下面的规则 否则跳 转到下一个命令 ivIf( switch( "drc?" ) then 在设计规则检查中 主要的语句就是drc 了 先简单介绍一下这个语句的语法 [outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) outlayer表示输出层 如果定义 给出 输出层 则通过drc检查的出错图形就可以保 存在该输出层中 此时 如果没有modifiers选项 则保存的是原始的图形 如果在modifiers 选项中定义了修改方式 那么就把修改后的结果保存在输出层中 如果没有定义outlayer 层 出错的信息将直接显示在出错的原来层次上 Inlayer1和inlayer2代表要处理的版图层次 有些规则规定的是只对单一层次的要求 比如接触孔的宽度 那么可以只有inlayer1 而有些规则定义的是两个层次之间的关系 如 接触孔和铝线的距离 那么要注明两个层次 Function中定义的是实际检查的规则 关键字有sep 不同图形之间的间距 , width 图形的宽度 , enc 露头 , ovlp(过覆盖), area 图形面积 , notch 挖槽的宽度 等 关系有>, <, >=, <=, ==等 结合起来就是 sep<3, width<4, 1<enc<5 这些关系式 例如 drc(nwell width < 4.8 "Minimum nwell width =4.8") 在此例中 没有outlayer 的定义 也没有modifiers的定义 所以发现的错误都直接显示在nwell层上 例子中 inlayer 就是nwell 检查的只是n阱层的规则 function是width<4.8 表示n阱宽度小于4.8微米 所以上面这句的执行结果就是把n阱层中宽度小于4.8u的图形当做错误输出 后面引号中的 信息起到说明提示作用 需要时可以查询 对查错没有实际意义 同样需要注意的是 在drc 和 之间同样不能有空格 否则系统会提示没有drc语句 从上面讨论不难看出 DIVA 规则文件的编写对格式有一定要求 在规则文件中我们还可以看到saveDerived语句 如 saveDerived(geomAndNot(pgate nwell) "p mos device must in nwell") 这一句将输出不在nwell内部的pgate pmos 这种写法在规则文件的编写中经常碰到 要熟练掌握 另外 在DRC文件中 引号引出的行是注释行 以上就是对DRC文件编写的一些简单介绍 对于其中使用的关键字 作者有专门的说明 文章 同时在本文后面作者还会给出一个完整的DRC校检文件并给出详细说明 读者可以参 照它 以加深对文件编写的理解§32 版图提取文件的介绍上面已经提到 通过DRC验证的版图还需要进行LVS也就是版图和线路图对查比较 实际 上就是从版图中提取出电路的网表来 再与线路图的网表比较 那么如何提取版图网表呢 这里我们就要使用到DIVA的extract文件 下面是它的简单介绍 首先 同DRC一样 extract文件的最开始同样是这样一条语句第 12 页 共 12 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地ivIf switch extract then 它相当于一个条件转移语句 当有extract这个命令时 执行下面的规则 否则跳转到另外 的循环 接着 extract文件中要进行的是层次定义 它一般分为三个步骤 1 识别层定义 recognition layer 2 终端层定义 terminal layer 3 伪接触层定义 psuedo_contact layer 然后是定义层次间的连接关系 使用geomConnect语句将版图间的不同层次连接起来 一个 extract文件只能有一个geomConnect语句 构成完整的网表 例如句子 geomConnect via contact psd nsd poly metal1 via via metal1 metal2 其中 via语句的作用是使用连接层连接任意数目的层次 但要注意的是 一个via语句中只 能出现一个连接层 但在geomConnect语句中via语句可以出现的次数不限 以上语句表示 在有contact的地方 psd nsd poly metal1 是相互连接的 在有via 的地方metal1和metal2 相连 注意后一个via和前一个的意义不同 上述工作完成之后 我们接着要进行的工作是器件的提取 device extraction 使 用extractDevice语句 extractDevice 语句定义电路中用到的元器件 这是提取文件中的 关键语句 语法说明如下 extractDevice( reclayer termlayer model physical ) 其中reclayer是识别层 它应该是后来通过逻辑关系生成的提取层 这个层上的每一个图形 都会被当作是一个元器件 Termlayer是端口层 它表示的是元器件的端口 一定要是可以连接的层次 具体的端口定 义因元器件而异 Model指的是元器件的类型 与端口要对应 例如下两句 extractDevice( pgate (GT "G")(psd "S" "D")(NT "B")"pfet ivpcell" ) extractDevice( ngate (GT "G")(nsd "S" "D")(pwell "B")"nfet ivpcell" ) 分别提取出pmos管和nmos管 接着很重要的一步是器件尺寸测量 使用measureParameter语句 例如 w1 measureParameter length ngate butting nsd .5 这一句测量的是nmos的沟道宽度 注意后面的.5必须加上 否则测出的将是两倍的沟道宽度 下面使用saveInterconnect 这个命令把连接的层次写到提取出来的网表中 以便在做 LVS时 可以与线路图中的网表互相对比 saveInterconnect( nsd psd poly contact metal1 ) saveRecognition 这个命令将提取产生的可以识别的图形保存下来 通常和 extractDevice语句中的识别层一致 saveRecognition( ngate "ngate" ) saveRecognition( pgate "pgate" ) 以上就是对extract文件的一个简要介绍 读者可以参看附录中完整的例子 以加深对它的 理解§3接下来 就是LVS检查了3LVS文件的介绍LVS文件在diva中 由于版图提取在extract中就已经完成第 13 页 共 13 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地中的逻辑结构相对就比较简单 只需进行网表比较 参数比较 以及把一些 并联或串联 的元器件归并等即可 所以这一部分文件不会因为工艺层次不同而有很大不同 可以根据范 本做少许改动 以下只介绍一下LVS的基本结构 lvsRules procedure(mosCombine(value1,value2) ……. ) Procedure(mosCompare(lay,sch) ……. ) permuteDevice(parallel “pmos” mosCombine) compareDeviceProperty(“pmos” mosCompare) ) 至于例子 读者可以参考附录§3一 DRC 的说明4Diva 的用法编 辑 好 的 验 证 文 件 都 存 在 ..\export\home\wmy\myLib\ 下 文件名分别是 divaDRC.rul divaEXT.rul divaLVS.rul 有了这三个文件就可以进行版图验证了 下面 将以一个非门为例子来进行说明 在编辑版图文件的同时就可以进行DRC检查 在virtuoso版图编辑环境中 单击Verify 菜单 上面提到的DIVA工具都集成在这个菜单下 先介绍设计规则检查DRC 单击第一个子 菜单DRC就会弹出DRC的对话框 如下图 3-4-1 DRC 菜单窗口第 14 页 共 14 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地Checking Method 指的是要检查的版图的类型 Flat 表示检查版图中所有的图形 对子版图块不检查 与电路图中类似 最上层电路 由模块组成 而模块由小电路构成 有些复杂的版图也是如此 Hierarchical 利用层次之间的结构关系和模式识别优化 检查电路中每个单元块内部是 否正确 hier w/o optimization 利用层次之间的结构关系而不用模式识别优化 来检查电路中每 个单元块 Checking Limit 可以选择检查哪一部分的版图 Full 表示查整个版图 Incremental 查自从上一次 DRC 检查以来 改变的版图 by area 是指在指定区域进行 DRC 检查 一般版图较大时 可以分块检查 如果选择这种方式后 Coordinate 这个输入框就变为可输入 可以在这个框内输入坐标 用矩形的左下角和右上角的坐标来表示 格式为 12599:98991 115682:194485 或者先单击 Sel by Cursor,然后用鼠标在版图上选中一个矩形 这个输入框也会出现相应 的坐标 如果不出现可以多选几次 Switch Names 在DRC文件中 我们设置的switch在这里都会出现 这个选项可以方便我们对版图文件进行 分类检查 这在大规模的电路检查中非常重要 Run-Specific Command FileInclusion Limit上面的两项并不是必需的 可以根据默认设定 Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件 Rules File 指明DRC规则文件的名称 默认为divaDRC.rul Rules Library 这里选定规则文件在哪个库里 Machine 指明在哪台机器上运行DRC命令 local 表示在本机上运行 对于我们来说 是在本机运行的 选local remote 表示在远程机器上运行 Remote Machine Name 远程机器的名字 在填好规则文件的库和文件名后 根据实际情况填好 Checking Method 和 Checking Limit就可以单击OK运行 这时可以在CIW窗口看到运行的信息 同时在版图上也会出现发 亮的区域 如果有错误 错误在版图文件中可以看到 另外也可以选择Verify-Markers-Find菜单来帮助找错 单 击菜单后会弹出一个窗口 在这个窗口中单击apply就可以显示第一个错误 这个窗口较简 单 大家看一下 再试几次就可以了 同样 可以选择Verify-Markers-Explain来看错误的原因提示 选中该菜单后 用鼠标 在版图上出错了的地方单击就可以了 也可以选择Verify-Markers-Delete把这些错误提示删 除 Virtuoso版图编辑环境下的菜单见图3-4-2第 15 页 共 15 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地图 3 –4-2Virtuoso 菜单二版图提取Extractor说明为了进行版图提取 还要给版图文件标上端口 这是LVS的一个比较的开始点 在LSW 窗口中 选中 metal1 pn 层 然后在 Virtuoso 环境菜单中选择 pn 指得是引脚 pin Create-Pin 这时会出来一个窗口 如下图 3-2-3 创建版图端口窗口 填上端口的名称 Terminal Names 和Schematic中的名字一样 模式 Mode 一般选 rectangle 输入输出类型 I/O Type 等 至于Create Label属于可选择项 选上后 端口 的名称可以在版图中显示 填好可以直接在版图中画上端口 往往有好几个端口 可以都画好在单击Hide 这 些端口仅表示连接关系 并不生成加工用的掩模板 只要求与实际版图上铝线接触即可 也没有规则可言第 16 页 共 16 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地版图的完成后 就可以提取了 在版图编辑环境下选择Verify –extractor 下弹出菜单如图 3-2-4Extractor 窗口图 3-2-5 提取出的文件 填好提取文件库和文件名后 单击OK就可以了 然后打开Library Manager 在库myLib下 nmos单元中增加了一个文件类型叫extracted的文件 可以用打开版图文件同样的方式打开 它 图3-2-5就是提取出来的版图 可以看到提取出来的器件和端口 要看连接关系的话 可以选择Verify-probe菜单 在弹出窗口中选择查看连接关系 版图的准备工作基本上就完成了 接下来是线路图的准备工作 线路图的准备工作相第 17 页 共 17 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地对较简单 有几个要注意的地方 首先 在库的选用上 要用Sample库中的元件 其次 线 路图的端口名称要与版图中的端口名称一致 最后 在线路编辑完成后要进行检查 可以直 接单击左边第一个快捷键 也可以选择菜单Check--Current Cellview 在版图和线路图的准备工作完成后就可以进行LVS了图3-2-6 LVS 参照图3-2-6的弹出菜单 填好规则文件的库和文件名 要进行LVS的两个网表 其实 在LVS中比较的是两个网表 一个是schematic中 另一个是extracted 所以两个schematic文 件也可以比较 只是一般没这个必要 设置完以后单击RUN 片刻后就回弹出一个窗口表 示LVS完成或者失败 失败时可以在上面的菜单中单击Info看运行的信息再进行处理 LVS 完成后 可以在上面的弹出菜单中单击Output 这时会弹出LVS的结果 当然 LVS完成并不是说LVS通过了 可能会有很多地方不匹配 这时要查看错误可以 在LVS窗口中单击Error Display 即可在Extracted和Schematic 中查看错误第 18 页 共 18 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地第四章 Cadence 中 Verilog 的一些使用方法§41Verilog 的文本编辑器随着电路规模的增大和复杂 传统的图形输入模式已不可行 语言描述电路 成为潮流 它的方便性和好的更改性 维护性在实践中得到很好的体现 尤其现 在强大的综合工具 和系统集成对核的需求性使 Verilog 更有用武之地 每个硬 件工程师应该学习掌握它 在进入 Cadence 后在命令行中键入 textedit *.v↙ (此处*为文件名 在 textedit 命令后应带上文件名) 键入上述命令后进入文本编辑框 和 Windows 中常用的文本编辑框很象图 4-1-1textedit 文本编辑框界面 图中的主菜单 File View Edit Find 及各自底下的子菜单和 Windws 中的 文本编辑器差不多 使用方法相似 这里就不多说了 编好程序保存可以进 行后续工作了§4一2Verilog 的模拟仿真命令的选择 在命令行中键入 verilog↙ 会出现关于此命令的一些介绍 如下 -f <filename> read host command arguments from file. -v <filename> specify library file -y <filename> specify library directory -c compile only -s enter interactive mode immediately第 19 页 共 19 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地-k <filename> set key file name -u convert identifiers to upper case -t set full trace -q quiet -d decompile data structure Special behavioral performance options (if licensed): +turbo speed up behavioral simulation. +turbo+2 +turbo with second level optimizations. +turbo+3 +turbo+2 with third level optimizations. +listcounts generate code for maintaining information for $listcounts +no_turbo don't use a VXL-TURBO license. +noxl disable XL acceleration of gates in all modules Special environment invocation options (if licensed): +gui invoke the verilog graphical environment 在上面的参数选择中 简单介绍几个常用的: (1)-c 首先应该保证所编程序的语法正确性 先进行语法的检查 选择参数- c 键入 如下命令 verilog –c *.v↙ 根据 Cadence 的报告 查找错误信息的性质和位置 然后进入文本编辑器进 行修改 再编译 这是个反复的过程 直到没有语法错误为止 (2)-s 进入交互式的环境 人机交互运行和下面的参数联合使用 (3)+gui & verilog 仿真有命令和图形界面两种方式 图形界面友好和 windows 使用很 象 很好掌握 一般都使用图形方式 &”符号是后台操作的意思 不影响 前台工作 如此时你可以在命令行输入其它的命令 其它的命令参数选择比较复杂 这里就不介绍了 故我们这里常用的命令是 verilog –s *.v +gui &↙ (*代表文件名) 进入图形交互界面 $附 命令行输入 !!↙ 是执行上一条命令 命令行输入 !* ↙ (*代表字母) 是执行最近的以*开头的命令 上述附注对命令输入速度提高有所帮助 二 SimVision 图形环境 SimVision 是 Verilog-XL 的图形环境 主要有 SimControl Navigator Signal Flow Browswer Wactch Objects Window SimWave 等窗口第 20 页 共 20 页。
cadence virtuoso 命名规则

cadence virtuoso 命名规则Cadence Virtuoso是一款可视化的芯片设计软件,作为电路设计的标准工具,具备强大的功能以及操作便利性和高效性。
在Cadence Virtuoso中,命名规则是相当重要的,因为它可以帮助工程师更好地理解电路的结构和设计过程,在项目开发中提高工作效率,避免出现不必要的错误,同时保证设计的质量。
本文将详细介绍Cadence Virtuoso中的命名规则。
1. 命名规则的作用在Cadence Virtuoso中,涉及到的命名规则类型主要包括:库名称、单元命名、端口命名、模型命名、布局命名、电源命名、引脚方向命名、标记命名、节点命名、矩阵坐标命名等等。
这些命名规则主要用于标识和表示设计中的各个元素,协助工程师完成复杂的设计任务,实现从电路级到物理级的全面设计和验证。
2. 命名规则的要求在使用Cadence Virtuoso进行电路设计时,命名规则必须严格按照一定的要求规范来设置。
这些要求通常包括:(1)简洁明了:命名应该简单明了,不含有过多的及其信息,可读性好,以方便工程师的识别和阅读。
(2)标识明确:命名应该直接反映出元件的名称、类型、特殊功能等信息。
例如,输入端口和输出端口的名称应该分别以IN和OUT为前缀来标识。
(3)具有可扩展性:命名应该具有可扩展性和可重用性,一旦需要进行模块的重复使用,通过模板的方式进行迅速拓展。
(4)统一规范:命名规则遵循相同的规范格式,每个单元都要使用同样的命名方式,以确保设计的最终成果一致性和标准化。
3. 常用的命名规则(1)库名称在Cadence Virtuoso中,库名称通常指的是项目的名字。
其作用是方便工程师区分不同的项目与设计文件,便于组织和管理文件。
应该注意的是,在设置库名称时,需要避免使用特殊符号、空格和中文字符。
一般建议使用英文字母、数字和下划线,最好使用有意义的名称命名,有利于项目管理和代码复用。
(2)单元命名单元是一个完整电路的逻辑单位,其命名也十分重要,促进Cadence Virtuoso 芯片设计的工程标准化与流程化。
Cadence版图布局软件VirtusoLayoutEditor快捷键归纳

Cadence版图布局软件Virtuso Layout Editor 快捷键归纳[zz] 摘自首先介绍下鼠标操作吧。
首先介绍下鼠标操作吧。
单击左键选中一个图形(如果是两个图形交叠的话,单击左键选中其中一个图形,在单击选中另一个图形)用左键框选,选中一片图形,某个图形要被完全包围才会被选中。
用左键框选,选中一片图形,某个图形要被完全包围才会被选中。
中键单击调出常用菜单命令(很少用,要点两下,麻烦。
我们有快捷键的嘛) 右键点击拖放用来放大。
放大后经常配合F 键使用,恢复到全部显示。
配合Tab 键使用,平移视图。
右键还有“Strokes”,就是点住右键画些图线,就能实现调用某些命令。
用某些命令。
Shift+左键加选图形,Ctrl+左键减选图形。
(Cadence 菜单中大写表示+按shift ,Ctrl 写成^)F1 显示帮助窗口。
显示帮助窗口。
F2 保存。
保存。
F3 这个快捷键很有用,是控制在选取相应工具后是否显示相应属性对话框的。
比如在选取Path 工具后,想控制Path 的走向,可以按F3调出对话框进行设置。
置。
F4 英文是Toggle Partial Select ,就是用来控制是否可以部分选择一个图形。
F5 打开。
打开。
F6,F7帮助上有,但我试过,没反应-_-F8 Guided Path Create 切换至L90XYFirst 。
F9 是Filter Size 我不知道怎么用。
Ctrl+A 全选。
这个和windows 下是一样的。
Shift+B Return 。
这个牵扯到“Hierarchy”。
我翻译成“等级”。
这个命令就是等级升一级,升到上一级视图。
等级升一级,升到上一级视图。
B 键去某一级(Go to Level)。
Ctrl+C 中断某个命令,不常用。
一般多按几次Esc 键取消某个命令。
键取消某个命令。
Shift+C 裁切(Chop)。
首先调用命令,选中要裁切的图形,后画矩形裁切。
Cadence IC版图工具Virtuso的使用简介

建立一个库(续)
3.在CIW窗口中点击file/ new/ library….. 给库任意取名字(如:lib_1),在右侧选 compile a new techfile. (如图) 点击OK,填入工艺文件的路径和名称。
DRC检查(续)
DRC检查(续)
• 在CIW窗口中查找错误
• 回到layout中改正错误,并重新做DRC。反复修改,直到所 有错误都被修改。
LVS检查
• DRC保证了版图能够在流片中没有违规 • LVS则保证了流片出来逻辑功能的正确性。 • LVS=layout versus schematic • 步骤:
建立一个库(续)
4.在CIW窗口中点击tools/ library manager 我们就看到了新建的库lib_1 在下拉菜单中选择new/ cell view,取一个cell name:INV。 在该窗口中点击tool选择Virtuoso。 OK!这样就建立了一个画版图的平台。
如何调入版图的层
• N-Well
N-Well的规则(续)
Island and Poly
Island and Poly(续)
Poly
PLUS
PLUS(续)
Contact and Metal-1
Contact
Metal-1
Via-1
Metal-2 and Via
Metal-3
Cadence 版图工具Virtuoso简介
作者:卢俊 2006-7-5
内容安排
• 本次上机实验的任务 • 使用Virtuoso设计版图的步骤简介 • 电子58所0.5um工艺设计规则介绍
cadence virtuoso checksum指令
cadence virtuoso checksum指令摘要:1.介绍Cadence Virtuoso2.讲解checksum 指令的作用3.checksum 指令的使用方法4.checksum 指令在实际电路设计中的应用5.总结checksum 指令的重要性正文:Cadence Virtuoso 是一款电子设计自动化(EDA)软件,广泛应用于集成电路(IC)设计领域。
它为设计师提供了丰富的工具和功能,以提高设计效率和质量。
在Virtuoso 中,checksum 指令是一个重要的功能,用于检查设计中数据的一致性。
checksum 指令的主要作用是对设计中的数据进行校验和计算。
它可以对整个设计或部分设计进行校验和计算,以确保数据在传输或处理过程中没有被损坏。
在电路设计中,数据的一致性至关重要,因为任何错误都可能导致设计失败。
checksum 指令可以帮助设计师快速发现和修复这些问题。
使用checksum 指令非常简单。
首先,打开Cadence Virtuoso 软件,创建或打开一个设计项目。
然后,在需要添加checksum 指令的地方,选择对应的工具栏按钮,或输入“checksum”命令。
接下来,设置指令的参数,例如校验和类型(如CRC、Adler-32 等)、字节顺序等。
最后,点击“确定”按钮,完成指令的添加。
在实际电路设计中,checksum 指令的应用非常广泛。
例如,在时钟管理、数据通信、存储器接口等场景中,设计师可以使用checksum 指令来检查数据传输的可靠性。
此外,checksum 指令还可以用于检查设计中的各种数据结构,如状态机、计数器等,以确保它们在各种操作下的正确性。
总之,checksum 指令在Cadence Virtuoso 中具有重要意义。
它为设计师提供了一种简单而有效的方法来检查设计数据的一致性,从而提高设计的质量和可靠性。
集成电路版图绘制及Cadence Virtuoso_工具软件
2020/4/30
共41页
27
PDK 中的常用元器件版图
NMOS: (poly)&(active)&(nplus)&(psub)
PMOS: (poly)&(active)&(pplus)&(nwell)
2020/4/30
共41页
28
电容:
2020/4/30
• 这是一个28um×28um的 电容,电容值为566fF。
• Ctrl+W 关闭窗口。 • Shift+W下一个视图。 • W 前一个视图。 • Y 区域复制Yank。和copy有区别,
copy只能复制完整图形对象。 • Shift+Y 黏贴Paste。配合Yank使
用。
• Ctrl+Z 视图放大两倍(也可点住 鼠标右键拖动)
• Shift+Z 视图缩小两倍 • Z 视图放大
2020/4/30
共41页
7
• 第五张mask是p+mask。
p+在Nwell中用来定义PMOS管或者NMOS体端 引出;p+在Pwell中用来作为欧姆接触。
2020/4/30
共41页
8
• 第六张mask就是定义接触孔了。 首先腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
2020/4/30
共41页
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Virtuoso软件及PDK使用演 示
2020/4/30
共41页
40
谢谢!
Library路径不对 该Library并不存在与cds.lib文件中 解决方法
编辑相应的 cds.lib 文件
2020/4/30
共41页
36
不能打开一个 Cellview或编辑一个Cellview
Virtuoso软件的使用技巧
Tools →Library Manager
新建库: File→New →Library
File→New →Cell View
Tool:Composer-Schematic
主要内容
1、Virtuoso简介 2、如何正确进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
主要内容
1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
Calibre →Run PEX
128
129 # add layout topcell name to replace xxx
130 setenv LAYOUT_PRIMARY "OP_CL_3p"
131 #setenv LAYOUT_PRIMARY "mpw_08"
132 #setenv LAYOUT_PRIMARY "HDPWM_top_with_buffer"
调用生成的模块
常用的快捷键
i (instance):插入元件 f (full screen):全屏幕 w (wire) :连线 p (pin):加管脚 q (quality):编辑属性
e:进入下一层模块 ctrl+e:返回上一层模
块
[ : 缩小两倍 ] :放大两倍
主要内容
1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
超实用的一份文档--关于Cadencevirtuoso的一些实用技巧
超实⽤的⼀份⽂档--关于Cadencevirtuoso的⼀些实⽤技巧Cadence Virtuoso实⽤技巧⽬录Cadence Virtuoso实⽤技巧 (1)⼀.关于版图⼀些实⽤的快捷键 (2)⼆.使⽤reference window (4)三.关于Path stitching (6)四.Placing Pin Arrays(bus pins) (10)五.在已存在的两个path交错的地⽅⾃动打孔 (12)六.关于Tap的使⽤ (13)七.Reshape Objects (15)⼋.关于部分选择及相关的操作 (16)九.关于图形的对齐 (17)⼗.Yanking & Pasting图形(即复制-粘贴) (19)⼗⼀.⽣成Multipart Paths (20)⼗⼆.Search and replace的应⽤ (24)⼗三.提⾼软件速度的⼀些环境变量的优化 (25)⼗四.快速定义Multipart path的template (26)⼗五.⽤Multipart path⽣成Tap的skill程序 (32)⼀.关于版图⼀些实⽤的快捷键F3:显⽰Option formF4:Full/Partial 选择切换N:改变snap model,n---diagonal, Shift+n---orthogonal, Ctrl+n---L90XfirstCtrl+y:当多个图形叠在⼀起时(点击左键默认是两个图形间切换),可以轮流选择重叠的图形BackSpace:当命令尚未完成时,可以撤销上⼀次(多次点击可撤销多次)⿏标的点击。
如:画path时可撤销前⾯⿏标错误的点击,选择很多图形stretch,点了reference point发现有多选,可撤销点击,去掉多选图形后再stretch。
Right mouse:a. 没有命令时重复上次命令;b. move和Create instance时逆时针旋转,Shift+Right mouse轮流关于x/y轴对称;c. 画path时,L90Xfirst和L90Yfirst之间切换,Ctrl+Right mouse Path⾃动换层(Path stitching)切换,Shift+Right mouse换层时通孔旋转;d. Reshape和split时,切换不同的⾼亮区域,以便下⼀步的操作。
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2. Virtuoso LE 使用
B. 命令提示框 在CIW窗口中,选择Options -> User Preferences ->Command Controls中把 “Option Displayed When Cammand Start”设置为“On” ,则每次执行一个命令 时其相应的对话框就会出现,在这种情况下,就可以对命令的一些参数进行设 置,也有利于更好了解一些常用的命令。(熟练后可去除,已提高效率) C. 设置显示的深度 Virtuoso LE窗口中,Option->Display ,在Display levels 中把from 0 to 0 改为 from 0 to 21(或者其它的大于零的数),该选项设置显示层次的深度 D. 设置网格 Virtuoso LE窗口中,Option->Display ,Grid Controls 对话框:根据需要绘制 的版图设置网格大小范围、类型、鼠标移动步距范围 E. 关闭鼠标指针吸附 Virtuoso LE窗口中, Option->Layout Editor ,保证 Gravity On为Off
小技巧:如果在自己的Library Manager 中发现有的Library 的字的颜色是红色 的,把该库删除掉,不然它可能会引起一些奇怪的问题来.
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2. Virtuoso LE 使用
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2. Virtuoso LE 使用
版图设计软件除了Cadence公司的Virtuoso Layout Editor还有Synopsys 公司的ComsSE,Tanner公司的L-edit
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2. Virtuoso LE 使用
具体内容包括:
1)Virtuoso LE结构; 2)Virtuoso LE界面介绍
CIW窗口; LSW窗口; Virtuoso LE版图视窗; 3) Virtuoso LE使用 有代工厂提供的工艺库文件; 全定制; 4) 第一个版图 5) 快捷键—bindkey;
版图层次
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2. Virtuoso LE 使用
2.3. Virtuoso LE版图视窗:
菜单栏(Menu banner)由左到右: 工具、设计、窗口、建立、编辑、 验证、互连、选项、布线、帮助
图标快捷方式 (Icon Bar)
图标快捷方式(Icon Bar)由上 到下:保存、满窗口显示、放 大、缩小、拉伸、拷贝、 移动、删除、撤销、属性、阵 列、路径、多边形、标签、方 形、尺子
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2. Virtuoso LE 使用
4.2. 无工艺库文件(自定义)
确定配置正常1,2,3项目后,在终端内进入到工作目录 输入命令:cp $CSDHOME/tools/dfII/samples/techfile/default.tf ./ (回车) 拷贝系统安装实例的工艺文件default.tf,后续再更改。 输入命令: icfb & (以后台方式运行cadence) 1. 新建版图库test
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1. EDA简介
EDA发展概况: (1)20世纪60、70年代出现计算机辅助设计(CAD) (2)随后出现CAE、CAM、CAT、CAQ。 (3)20世纪80年代,初级的具有自动化功能的EDA出现。 (4)20世纪90年代,EDA技术渗透到电子设计和集成电路设计各
个领域,形成了区别于传统设计的整套设计思想和方法。 (5)当前,深亚微米工艺和SoC设计对EDA技术提出更高更苛刻
是
否
终端-工作目录-icfb &
配置系统
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绘图
终端-工作目录-icfb & 绘图
2. Virtuoso LE 使用
4.1. 启动之前
确定配置正常后,在终端内进入到工作目录
输入命令:icfb & (以后台方式运行cadence)
工作目录
CIW已启动
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2. Virtuoso LE 使用
若Cadence未配置好,需要先设置:
的要求。 EDA业界三强:
Cadence,强项为IC版图设计和PCB设计 Synopsys,强项为逻辑综合 Mentor Graphics,强项为PCB设计和深 亚微米IC设计验证和测试
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1. EDA简介
Cadence 公司简介:
成立于1988年,公司总部位于美国加利福尼亚州的San Jose, 是全球最大的EDA供应商。
3. 定义display.drf
19
17 层次显示
只剩自定义9层
9层+系 统默认 16
18
1层
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定义9层 显示方式
2. Virtuoso LE 使用
4.2. 无工艺库文件(自定义)
3. 定义display.drf
22
保存 20
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21
显示方式 设置
工作目录
2223
24
Default.tf
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2. Virtuoso LE 使用
1. Virtuoso LE库结构按目录结构组织数据:
物理组织
如一个产品的版图:TEST
当你建立一个版图库时,就会在你的工
作目录下生成一个库文件夹,同样建立
单元后,会在库文件内生成一个单元文
件夹,同理,在建立版图视图文件开始
画图后,但愿文件夹内会生成视图文件
产品涵盖领域:
包括系统顶层设计与仿真、信号处理、电路设计与仿真、PCB 设计与分析、FPGA及ASIC设计以及深亚微米IC设计等。
Cadence EDA工具分类:
1、板级电路设计系统 工具
Concept HDL原理图设计输入工具 Check Plus HDL原理图设计规则检查工具 SPECTRA Quest Engineer PCB版图布局规划工具 Allegro Expert专家级PCB版图编辑工具 SPECTRA Expert AutoRouter 专家级pcb自动布线工具 SigNoise信噪分析工具 EMControl 电磁兼容性检查工具
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1. EDA简介
2、逻辑设计与验证工具
Verilog-xl仿真器 Leapfrog VHDL仿真器 Affirma NC Verilog仿真器 Affirma NC VHDL仿真器 Verifault-XL 故障仿真器 VeriSure代码覆盖率检查工具 Envisia Build Gates 综合工具
可以绘图了!
2. Virtuoso LE 使用
4.3. 绘图
1. 绘图之前 A. 撤销的2种方式 一:在CIW窗口中,选择Options -> User Preferences ,在弹出的对话框中把 Undo level 设置最大10,这样在没保存的情况下就可以通过撤销命令(Undo) 来撤销相关的操作10次。 二:只要没保存过,就可以在Virtuoso LE窗口中运行Design->Disguard Change 来返回到上次保存的状态
3、全定制IC设计工具
Virtuoso Schematic Composer Analog Design Environment Virtuoso Layout Editor Spectra Virtuoso Layout Synthesizer Assura dracula Diva
Virtuoso Layout Editor-目前我们使用的版图软件
1 .bashrc(.cshrc) 文件 文件中指定 Cadence 软件和 licence 文件所在的路径,在你的用户根
目录下 2 .cdsenv 文件
.cdsenv 文件包含了 Cadence 软件的一些初始设置,位置有效性:工 作目录>用户根目录>软件安装目录 3 .cdsinit 文件
Cadence 自带的软件相关设置的文件,里面有相关字体的设置, Bindkey设置等,位置有效性:工作目录>用户根目录>软件安装目录 4 default.tf工艺文件(technology file)
夹。
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逻辑组织
2. Virtuoso LE 使用
2. Virtuoso LE界面介绍:
Virtuoso LE启动后,主要包含了3个主要部分:
➢ CIW(Command Interpreter Window)命令解释窗口 ➢ LSW(Layer Selection Window) 版图选择窗口 ➢ Virtuoso LE版图视窗
涵盖内容:系统设计与仿真,电路设计与仿真,印制 电路板设计与校正,集成电路版图设计数模混合设计 ,嵌入式系统设计,软硬件系统协同设计,系统芯片 设计,可编程逻辑器件和可编程系统芯片设计,专用 集成电路设计,半导体分立器件设计等
我们属于分立器件设计!
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1. EDA简介
一个典型器件设计制造过程示意图:
鼠标华按润键华,晶命令状态相关
鼠标指针状态相关
(Status banner)
菜单栏
(Menu banner)
绘图区域
2. Virtuoso LE 使用
3. Virtuoso LE使用:
✓ 有代工厂提供的工艺库文件; 此种情况下,绘制版图需要遵守代工厂给出的工艺要求。比如最小线宽,金属层最小 面积等。同时,代工厂提供的工艺库文件会给出一些基本的器件单元,在一定程度上 可以引用,加快绘版速度。 1. 完整的工艺库(如CSMC035,TSMC09等) 2. 只有.tf工艺文件(层次定义等) .drf显示文件
✓ 全定制; 自己根据产品要求,设计版图。版图设计的要求自己定制,但仍要符合工艺及代工( 或自制产线)线要求。版图由基本器件开始绘制,速度及效率稍低。
从零开始!!
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2. Virtuoso LE 使用
4.创建第一个版图:
4.1. 启动之前 在开始Cadence之前,我们需要确定: