74139芯片设计(含版图工艺)
集成电路课程设计
1.目的与任务
本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。
2.教学内容基本要求
2.1课程设计题目及要求
器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标：
⑴可驱动10个LSTTL 电路（相当于15pF 电容负载）； ⑵输出高电平时，OH I ≤20uA,
min
,OH V =4.4V; ⑶输出低电平时，
OL
I ≤4mA ，
man
OL V , =0.4V
⑷输出级充放电时间r t =f t ，pd t
＜25ns ； ⑸工作电源5V ，常温工作，工作频率work
f =30MHZ ，总功耗
m ax
P =15mW 。
2.2课程设计的内容
1. 功能分析及逻辑设计；
2. 电路设计及器件参数计算；
3. 估算功耗与延时；
4. 电路模拟与仿真；
5. 版图设计；
6. 版图检查：DRC 与LVS ；
7. 后仿真(选做)；
8. 版图数据提交。
2.3课程设计的要求与数据
1.独立完成设计74HC139芯片的全过程；
2.设计时使用的工艺及设计规则：MOSIS:mhp_n05；
3.根据所用的工艺，选取合理的模型库；
4.选用以lambda(λ)为单位的设计规则；
5.全手工、层次化设计版图；
6.达到指导书提出的设计指标要求。
3.设计的方法与计算分析
3.1 74HC139芯片简介
74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图3-1.1所示，其逻辑真值表如表3-1所示
图3-1.1 74HC139管脚图
表3-1 74HC139真值表
由于74HC139芯片是由两个2-4译码器组成，两个译码器是独立的，所以，这里只分析其中一个译码器。由真值表可以看出，Cs 为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。
分析其逻辑功能，可以得到逻辑表达式：
由逻辑表达式可以得到的逻辑图如图3-1.2所示
图3-1.2 74HC139逻辑图
3.2 电路设计
本次电路设计采用的是m12_20.md 模型的各参数。其参数如下： N 管：
ox
ε =3.9×8.85×12
10
-F/m
N
μ=605.3410-?Vs m /2
m t ox
10
10395-?= V V tn 8.0= P 管：
ox
ε=3.9×8.85×12
10
-F/m
Vs
m p /1021924-?=μ
m t ox 1010395-?= V V tp 1-= model nmos nmos level=2
+ Ld=0.22026u Tox=395.000008E-10 Nsub=7.61874E+14 + Vto=0.81056 Kp=5.289E-05 Gamma=0.1819 + Phi=0.6 Uo=605.312 Uexp=8.517658E-02 + Ucrit=14678.4 Delta=1.71295 Vmax=64128.9 + Xj=0.25u Nfs=1.085838E+12 Neff=1 + Nss=1E+10 Tpg=1 Rsh=29.39
+ Cgdo=2.888314E-10 Cgso=2.888314E-10 Cgbo=4.336885E-10 + Cj=9E-05 Mj=0.784 Cjsw=5.525E-10 + Mjsw=0.285 Pb=0.8
.model pmos pmos level=2
+ Ld=0.25u Tox=395.000008E-10 Nsub=9.199244E+15 + Vto=-0.971428 Kp=1.915E-05 Gamma=0.6321 + Phi=0.6 Uo=219 Uexp=0.251249 + Ucrit=76412.8 Delta=0.554525 Vmax=89217.7 + Xj=0.25u Nfs=1E+11 Neff=1.001 + Nss=1E+10 Tpg=-1 Rsh=65.02
+ Cgdo=3.278301E-10 Cgso=3.278301E-10 Cgbo=4.657445E-10 + Cj=2.033E-04 Mj=0.4439 Cjsw=3E-10 + Mjsw=0.243 Pb=0.8
3.2.1输出级电路设计
据要求，输出级等效电路如图3-2.1所示，输入Vi 为前一级的输出，可认为是理想的输出，即
iL V =SS V ,iH V =DD
V 。
图3-2.1 输出级等效电路 ⑴输出级N 管
N
(W/L)的计算
当输入为高电平时，输出为低电平，N 管导通，后级TTL 有较大的灌电流输入，要求
OL
I ≤4mA ，
man
OL V ,=0.4V ，依据MOS 管的理想电流统一方程式：
])()[()(2221D T G S T G L
W
t ds V V V V V V I ox ox -----???=με
可以求出N
(W/L)的值。其主要计算如下:
()()[]
2
22d tn g S tn g n ox ox dsn N V V V V V V t I L W -----=???
??με
=
()()
[
]2
241210
34.08.0508.05103.6051085.89.3103951042-----?????????----
=47 ⑵输出级P 管
()p L W /的计算
当输入为低电平时，输出为高电平，P 管导通。同时要求N 管和P 管的充放电时间f
r t t =，分别求出这两个条件下的
()min ,/P L W 极限值，然后取大者。
以
OH
I ≤20uA,
V
V OH 4.4min ,=为条件计算
()min ,/P L W 极限值，用MOS 管理想电流
方程统一表达式：
])()[()(2221D T G S T G L
W
t ds V V V V V V I ox ox -----???=με
可以求出
()p L W /的值。其主要计算如下：
()()[]
222d
tp g s tp g p ox ox dsp P V V V V V V t I L W -----=??? ??με
=
()()()()[]
224
1210
64.410510102191085.89.31039510202-------?????????----
≈0.46≈1
N 管和P 管的充放电时间r t 和f t
表达式分别为
()()()???
???? ?
?--+???--??? ????=
dd tn dd tn dd tn dd dd tn n n ox ox L f V V V V V V V V V W L t C t 2019ln 1
1.022
με
(
)
(
)
()
??
????? ??--+???
?--??? ????=?dd tp
dd tp
dd tp dd dd tp p p ox ox L r V V V V V V V V V W L t C t 2019ln 11.022
με 以
f
r t t =计算
()min ,/P L W 的值。其计算如下：
()()()??????? ?
?--+???--??? ???=dd tn dd tn dd tn dd dd tn n n ox ox
V V V V V V V V V W L t Kn 2019ln 11.022
με
(
)
(
)
()
??
????? ??--+????--??? ???=?dd tp
dd tp
dd tp dd dd
tp p p ox ox
V V V V V V V V V W L t Kp 2019ln 11.022
με
由f
r t t =，故有
()()()???
???? ??--+???--??? ???dd tn dd tn dd tn dd dd tn n n V V V V V V V V V W L 2019ln 11.022
1
μ
=
(
)
(
)
()
??????? ??--+????--??? ???dd tp dd tp
dd tp dd dd tp p p V V V V V V V V V W L 2019ln 11
.022
1
μ
代入数据，化简可以得：
W 47L n ??= ??? ， 136
p W L ??
= ???
比较两种方法的P W L ?? ???，取其中的最大值，即取n
w L ?? ???=136 3.2.2内部基本反相器中的各MOS 尺寸的计算
内部基本反相器如图3-2.2所示，它的N 管和P 管尺寸依据充放电时间r t 和f
t 方程来求。关键点是先求出式中的L C (即负载)。
图3-2.2内部反相器
它的负载由以下三部分电容组成：①本级漏极的PN 结电容C PN ；②下级的栅电容C g ；③连线杂散电容C S 。 ① 本级漏极PN 结电容C PN 计算
C PN ＝C j ×（Wb ）+C jsw ×(2W+2b)
其中Cja 是每um2的结电容，Cjp 是每um 的周界电容，b 为有源区宽度，可从设计规则获取。在这里，最小孔为2λ×2λ，孔与多晶硅栅的最小间距为2λ，孔与有源区边界的最小间距为2，则取b ＝6λ。 总的漏极PN 结电容应是P 管 的和N 管的总和，即：
C PN ＝(C j,N ×W N ＋C j,P ×W P ）b ＋C jsw,N ×(2W N ＋2b)＋C jsw,P ×(2W P ＋2b) 注：此处W N 和W P 为未知数。
分析到整个电路一条支路大概有6个级，取tr=tf=0.5ns ，采用的模型参数有：
25./109m F C N j -?=
j s w n C =5.525E 10F /m
-
，
24./10033.2m F C P j -?= m F C P jsw /10310.-?=
代入数据到PN C 的式子得
+????+??+????=-----6410651035.061033.2()10525.521035.06109(N PN W C
()
61010101035.010310525.562)1032----???+???+??P W =1.429E-9Wn+1.
332E-9Wp+6.138E-15
(注意这里的N W 和P W 都用国际单位表示，输出也是国际单位) ②栅电容C g 计算
C g ＝C g ，N ＋C g ，P ＝???? ??ox ox N t A ε＋?
??
?
??ox ox P t A ε＝（W N ＋W P ）L ???? ??ox ox t ε 此处W N 和W P 为与本级漏极相连的下一级N 管 和P 管的栅极尺寸，近似取输出级的W N 和W P 值。
这里
N
W 和
p
W 采用输出级的大小进行计算。由设计规则，L=2λ，λ=0.6um
代入得到，
146
6
10
3.978.8510(94272)0.61020.61039510g C ----??
??=+?????? ????
=12415263.52100.0889510 2.34410---???=? F
③连线杂散电容Cs
一般CPN ＋Cg ≈10CS ，可忽略CS 作用。所以，内部基本反相器的总负载电容L C 为上述各电容计算值之和。即有
CL=Cpn+Cg=1.429E-9Wn+1.332E-9Wp+6.138E-15+2.344E-15 =1.429E-9Wn+1.332E-9Wp+8.482E-15 F 把L C 代入tr 和tf 的计算式，并根据tr=tf ≤25ns 的条件，计算出N
W 和
p W 。
N
W 代入r t 的方程有：
N p n p
L 1L 10.6936=0.7321W u W u ????
???? ? ?????
n
L W ??
???=2.917 得到Wp=2.917Wn ，代入公式 CL=5.134Wn ?915108.48210--+? F
又有r t =f t 、以及f t
式子联立，可以解得
n W L ?? ???=1.362≈2 p W L ?? ???=3n W L ?? ???=6 ，即为内部反向器的MOS 尺寸
3.2.3 内部逻辑门MOS 尺寸的计算
内部逻辑门的电路如图3-2.3所示。根据截止延迟时间t pLH 和导通延迟
?
???W W
时间t pHL 的要求，在最坏情况下，必须保证等效N 管、P 管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N 管的尺寸放大3倍，而P 管尺寸不变，即：
代入内部反相器的宽长比，可以算出逻辑MOS 尺寸：
N N P P W W =3=23=6L L W W ==6L L ????
? ?
?????????
?
?????，与非门，内部反向器
，与非门，内部反向器
图3-2.3 内部逻辑门的电路
3.2.4 输入级设计
由于本电路是与TTL 兼容，TTL 的输入电平V iH 可能为2.4V ，如果按正常内部反相器进行设计，则N 1、P 1构成的CMOS 将有较大直流功耗。故采用如图3-2.4所示的电路，通过正反馈的P 2作为上提拉管，使V iH 较快上升，减小功耗，加快翻转速度。
图3-2.4 输入级电路
（1）输入级提拉管P 2的（W/L ）P2计算
为了节省面积，同时又能使V iH 较快上升，取（W/L ）P2＝1。若取L=2λ，W=2λ，要特别注意版图的画法，不要违反设计几何规则。为了方便画版图，此处的L 允许取6λ。此处的L 取6λ，W 也取λ
（2）输入级P 1管（W/L ）P1的计算
此P 1管应取内部基本反相器的尺寸（即上面计算出的内部基本反相器中P 管的（W/L ）P ，内部反相器尺寸）。
n
W L ?? ???=2 p W L ??
???=6
（3）输入级N 1管（W/L ）N1的计算
由于要与TTL 电路兼容，而TTL 的输出电平在0.4～2.4V 之间，因此要选取反相器的状态转变电平：
又知：
式中
n ox ox n n L W t ??? ??=εμβ p
ox ox p p L W t ??? ??=εμβ
代入数据得到，
,max ,min
* 1.42
iL iH I V V V V
+=
=p
n p
n tn tp dd I V V V V ββββ/1/*+++＝
n p
n p
50.97140.81051.4=
1-+β/β+β/β
解得，n p =4.46ββ n p
=19.8
7β
β
所以有，
ox n ox ox n n
n p p p ox p
u t W W L 605.312==
t L u W 219W εβ???? ? ?βε???? n p W =7.18
9W n p W W =7.189=7.26=44L L ?????? ? ?????，内部反向器
3.2.5 缓冲级的设计
（1）输入缓冲级
由74HC139的逻辑图可知，在输入级中有三个信号：C s 、A 1、A 0。其中C s 经一级输入反相器后，形成s C ，用s C 去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用s C 驱动，必须加入缓冲门。由于A 1、A 0以及01A 、 A 各驱动内部与非门2个，所以可以不用缓冲级。
C s 的缓冲级设计过程如下：
C s 的缓冲级与输入级和内部门的关系如图3-2.5所示。图中M 1为输入级，M 2为内部门，M 3为缓冲级驱动门。M 1的P 管和N 管的尺寸即为上述所述
图3-2.5 C s 的缓冲级
输入级CMOS 反相器P 1管和 N 1管尺寸，M 2的P 管和N 管的尺寸即为内部基本反相器P 1管和 N 1管尺寸，M 3的P 管和N 管的尺寸由级间比值（相邻级中MOS 管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为2～10。具体可取N 。N 为扇出系数，它的定义是：
积前级等效反相器栅的面
下级栅的面积
＝N
前级等效反相器栅的面积为M 2的P 管和N 管的栅面积总和，下级栅的面积为4个三输入与非门中与C s 相连的所有P 管和N 管的栅面积总和。
因此，()
()
()
2
n n
p
M 4W 46262N=
==62262W L W L p L W L λλλλλλλλ
+?+??+?+逻辑门
N =2.45
3
≈
所
以
，
3N ,W =N =6L N W L ????
? ?
????内部反向器
，
3P p W W =N =36=18L L ????
? ? ?
????，内部反向器 （2）输出缓冲级
由于输出级部分要驱动TTL 电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M 1，如图3-2.5.1所示。将与非门M 0等效为一个反相器，类似上述C s 的缓冲级设计，计算出M 1的P 管和N 管的尺寸。
图3-2.5.1 输出缓冲级
计算类似于输入级：
()()
2
n
p
M W L W L 9422722366
N=
=
==22.84212216
W n
p
L W L λλλλλλλ+?+??+?+逻辑门
N =5
1N N ,
W W =N =56=30L L ????
? ? ?????逻辑门 1p p W W =N =56=30L P ????
? ? ?????，逻辑门
3.2.6 输入保护电路设计
因为MOS
器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由
于某种原因（如触摸），感应的电荷无法很快地泄放掉。而MOS 器件的栅氧化层极薄，这些感应的电荷使得MOS 器件的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS 器件失效，因此要设置保护电路。
输入保护电路有单二极管、电阻结构和双二极管、电阻结构。图9所示的为双二极管、电阻结构输入保护电路。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300～500Ω。二极管的有效面积可取500μm 2，或用Shockley 方程计算。
输入保护电路的版图可按相关的版图设计要求自己设计，也可调用单元库中的pad 单元版图。如果版图设计中准备调用单元库中的pad 标准单元版图，因其包含保持电路，就不必别外的保护电路设计。
图3-2.6 输入保护电路
至此，完成了全部器件的参数计算，汇总列出各级N 管和P 管的尺寸如下： 输入级：
提拉管P2，1,=???
??提拉管
P L W ，L=6λ=3.6um ，W=6λ=3.6um
P1管：1p W =6L ??
??? L=2λ=1.2um W=12λ=7.2um
N1管1
N W =44L ??
??? L=2λ=1.2um W=88λ=52.8um
内部反相器 n
W L ??
???=2 L=2λ=1.2um W=4λ=2.4um
p
W L ??
???=6 L=2λ=1.2um W=12λ=7.2um
内部逻辑门 n W L ??
???=6 L=2λ=1.2um W=12λ=7.2um
p
W L ??
???=6 L=2λ=1.2um W=12λ=7.2um
输入缓冲级 n W L ??
???=6 L=2λ=1.2um W=12λ=7.2um
p
W L ??
???=18 L=2λ=1.2um W=36λ=21.6um
输出缓冲级 n W L ??
???=30 L=2λ=1.2um W=60λ=36um
p
W L ??
???=30 L=2λ=1.2um W=60λ=36um
输出级 n W L ??
???=47 L=2λ=1.2um W=94λ=56.4um
p W L ??
???=136 L=2λ=1.2um W=272λ=163.2um
3.3 功耗与延迟估算
在估算延时、功耗时，从输入到输出选出一条级数最多的去路进行估算。在74HC139电路从输入到输出的所有各支路中，只有C s 端加入了缓冲级，其级数最多，延时与功耗最大，因此在估算74HC139芯片的延时、功耗时，就以C s 支路电路图(如图3.0所示)来简化估算。
I N
O U T
L =1.2u
W =163.2u L =1.2u
W =36u L =1.2u
W =7.2u L =1.2u
W =7.2u L =1.2u
W =7.2u
L =1.2u
W =2.4u L =1.2u
W =7.2u L =3.6u
W =3.6u L =1.2u
W =56.4u L =1.2u
W =36u L =1.2u
W =7.2u L =1.2u
W =7.2u
L =1.2u
W =7.2u L =1.2u
W =7.2u L =1.2u
W =2.4u L =1.2u
W =8.4u L =1.2u
W =24u C =15p F
C =2.344f F
图3.3 估算延时、功耗C s 支路电路
3..3.1 模型简化
由于在实际工作中，四个三输入与非门中只有一个可被选通并工作，而另三个不工作，所以估算功耗时只估算上图所示的支路即可。
在C s 端经三级反相器后，与四个三输入与非门相连，但图10所示的支路与另外不工作的三个三输入与非门断开了，所以用负载电容C L1来等效与另外三个不工作的三输入与非门电路，而将工作的一个三输入与非门的两个输入接高电平，只将C s 端信号加在反相器上。在X 点之前的电路，由于A 0，A 1，C s 均为输入级，虽然A 0、A 1比C s 少一个反相器，作为工程估算，可以认为三个输入级是相同的，于是，估算功耗时对X 点这前的部分只要计算C s 这一个支路，最后将结果乘以3倍就可以了。在X 点之后的电路功耗，则只计算一个支路。 3.3.2 功耗估算
CMOS 电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS 电路忽略漏电，静态功耗近似为0，工作频率不高时，也可忽略交变功耗，则估算时只计算瞬态功耗P T 即可。按下列公式计算瞬态功耗。
P T =C L 总V dd 2f max
其中：(
)L X s X g X PN L X s X g X PN L C C C C C C C C
C +++++++?∑∑∑∑∑∑后后后前前前
总＝,,,1,,,3
C PN 为本级漏极PN 结电容，按2.2.2①相关公式计算
N X p C
=∑，前
1.429E-9Wn+1.332E-9Wp+6.138E-15?3
=1.429?910-（22?2+2+6）λ+1.332?910-（9?2+6+6）λ
+1.841?1410-=4.458?1410-+3.398?1410-+1.84?1410-=8.696?1410- F
PN X C
=∑，后
1.429E-9Wn+1.332E-9Wp+6.138E-15?3
=1.429?910-（6+36+94）λ+1.332?910-（6+36+272）λ+1.841?1410-=1.1661310-?+2.511310-?+1.841?1410-=3.861310-? F
X 前、X 后表示C s 支路电路中X 点之前或X 点之后的所有器件
C g 为与本级漏极相连的下一级栅电容，按2.2.2②的C g 计算（这里忽略输入提拉管的电容做近似计算）：
1515g g X C
=C 3=2.344310=7.03210--????∑，前
F
15
g g X C
=C 3=7.03210-??∑，后
F
C S 为从本级漏连接到下一级栅的连线杂散电容，其值较小，可忽略不计 C L1为被断开的三个三输入与非门栅电容，按2.2.2②的C g 计算
115L g C =C =2.34410-?
C L 为最后一级（即输出级）的下一级栅电容，即负载电容15pF
所以，L C =3总
?（8.696?1410-+15157.032100 2.344--?++?10）13
3.8610-?+
15
7.03210-?+
12
1510-?=2.89
131315121110 3.86107.032101510=1.56810-----?+?+?+??
11262T P =2P =2 1.5681053010=2.35210=23.52mw --??????总150mw <
功耗符合设计的要求。 3.3.3 延迟估算
算出每一级等效反相器延迟时间，总的延迟时间为各级（共6级）延迟时间的总和。各级等效反相器延迟时间可用下式估算：
)
2
2(21)(21
f
r pHL pLH pd
t t t t t +≈+= ∑==6
1,i pdi total pd t t
各字母的意义如图3-3.3所示。
图3-3.3 延迟时间，上升与下降时间
由上面的计算可以看出，L C ，即最后一级（即输出级）的下一级栅电容比起其它电容都大得多，在这里为了简化运算，用最后一级功耗乘以级数进行估算。
124r L p p
L 1t =C K =1510 3.86410=4.26ns W 136-??
???? ???
124f L n n
L 1t =C K =1510 1.30710=4.21ns W 47-??
???? ???
r f t t 11 4.26 4.21
t=6=6=12.705ns 25ns
222222
?+??+<（）（） 设计符合要求
4 电路模拟
电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的C s 支路电路图。为了计算出功耗，在两个电源支路分别加入一个零值电压源V I1和V I2，电压值为零（如图4所示），在模拟时进行直流扫描分析，然后就可得出功耗。
图4 电路模拟用Cs 支路电路
把此电路图转化为SPICE 文件，加入电路特性分析指令和控制语句，即可进行电路模拟。
首先，宽长比采用计算的数据，进行一次仿真模拟，但是，从仿真模拟的结果并不理想，直流分析的转变电平没有达到1.4V ，瞬时分析的输出波形是一个三角波，达不到设计要求，故为了改变转变电平，对输入级管的宽长比进行修改。修改后输出波形如下：
0.0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
v in (V)
-0.5
0.0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
5.5
V o l t a g e (V )
v(in)v(out)
Module0
通过修改的宽长比如下：
输入级： n
W L ??
???=7 L=1.2um W=8.4um
p
W L ??
???=20 L=1.2um W=24um
输出级： n W L ??
???=46 L=1.2um W=55.2um
p
W L ??
???=136 L=1.2um W=163.2um
修改为以上数值后，进行下列各参数的模拟分析均采用上述参数 4.1直流分析
直流分析：当VCS 由0.4V 变化到2.4V 过程中，观察波形得到阈值电压（状态转变电平）V I *。V I *的值应为1.4V 。直流分析的电路图如图4-1所示，其对应的SPICE 文件如图4-2所示，直流分析的输入输出电压曲线如图4-3所示。
IN
OUT
V =5.0
V =5.0
L =1.2u
W =163.2u L =1.2u
W =36u L =1.2u
W =7.2u L =1.2u
W =7.2u L =1.2u
W =7.2u
L =1.2u
W =2.4u L =1.2u
W =7.2u L =3.6u
W =3.6u L =1.2u
W =56.4u L =1.2u
W =36u L =1.2u
W =7.2u L =1.2u
W =7.2u
L =1.2u
W =7.2u L =1.2u
W =7.2u L =1.2u
W =2.4u L =1.2u
W =8.4u L =1.2u
W =24u C =15p F
C =2.344f F
图4-1 直流分析电路图
图4-2 直流分析SPICE 输出
0.0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
v in (V)
-0.5
0.0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
5.5
V o l t a g e (V )
v(in)v(out)
Module0
图4-3 直流分析输入输出电压关系
分析：从电压关系可以看出，转变电平大约在1.4V 左右，符合设计的要求。因此所画电路通过了直流分析测试。
集成电路版图设计师职业标准(试行)
集成电路版图设计师职业标准（试行） 一.、职业概况 1.1 职业名称集成电路版图设计师 1.2 职业定义 通过EDA 设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII 数据。 1.3 职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。 1.4 职业环境条件室内、常温 1.5 职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。具有很强的学习能力。 1.6 基本文化程度理工科高等专科学历。 1.7 培训要求 1.7.1 培训期限全日制职业学校教育：根据其培养目标和教学计划确定。晋级培训 期限：版图设计员不少于240 标准学时；助理版图设计师不少于 240 标准学时；版图设计师不少于200 标准学时；高级版图设计师不少于180标准学时。 1.8 鉴定要求 1.8.1 适用对象从事或准备从事集成电路版图设计的人员。 1.8.2 申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规 定” 1.8.3 鉴定方式分为理论知识考试和技能操作考核。技能操作考核采用上机实际操作 方式， 由3－ 5 名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。两项鉴定均采用100分制，皆达60 分及以上者为合格。 1.8.4 考评人员与考生 理论知识考试：平均15 名考生配一名考评员。技能操作考核：平均5－8 名考生配 1 名考评员。 1.8.5 鉴定时间 理论知识考试：设计员、助理设计师90 分钟，设计师、高级设计师120分钟。 技能操作考核：设计员、助理设计师90 分钟，设计师、高级设计师120分钟。 1.8.6 鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA 设计平台和网络教学系统等设备和软件，不少于20 个考位。
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通
搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。
集成电路版图设计报告
北京工业大学集成电路板图设计报告 姓名：张靖维 学号：12023224 2015年 6 月 1日
目录 目录 (1) 1 绪论 (2) 1.1 介绍 (2) 1.1.1 集成电路的发展现状 (2) 1.1.2 集成电路设计流程及数字集成电路设计流程 (2) 1.1.3 CAD发展现状 (3) 2 电路设计 (4) 2.1 运算放大器电路 (4) 2.1.1 工作原理 (4) 2.1.2 电路设计 (4) 2.2 D触发器电路 (12) 2.2.1 反相器 (12) 2.2.2 传输门 (12) 2.2.3 与非门 (13) 2.2.4 D触发器 (14) 3 版图设计 (15) 3.1 运算放大器 (15) 3.1.1 运算放大器版图设计 (15) 3.2 D触发器 (16) 3.2.1 反相器 (16) 3.2.2 传输门 (17) 3.2.3 与非门 (17) 3.2.4 D触发器 (18) 4 总结与体会 (19)
1 绪论 随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。 1.1介绍 1.1.1集成电路的发展现状 2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。、 1.1.2集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设
集成电路版图设计论文
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
集成电路版图设计笔试面试大全
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
集成电路版图设计软件LASI使用指南
集成电路版图设计软件----Lasi操作指南 梁竹关 云南大学信息学院电子工程系，zhgliang@https://www.360docs.net/doc/ce2835494.html, 1 概述 Lasi是一个集成电路版图设计的软件，可以应用它来画出集成电路原理图、设计集成电路的版图。该软件支持层次设计的思想，上层设计目标可以调用下层设计好的对象，通过一级级（RANK）调用，最终设计出庞大复杂的集成电路版图。 一、软件功能模块 1、设置 （1）不同的图案代表不同物质层 （2）几何尺寸设置 2、输入图案 3、编辑图案 4、设计规则检查（DRC）检查 5、电气规则检查（ERC）LVS 6抽取电路及参数（用于后仿真） 二、下载与安装 进入网址https://www.360docs.net/doc/ce2835494.html,/，发现LASI，如图2.1所示，点击它。 图2.1 LASI下载地址 下载后，双击图标LASI进行安装，如图2.2所示。
接着根据提示安装。 图2.3 安装步骤之一 安装成功后，在安装路径下新建一个子目录，并把图2.4所示的选项Copy到该子目录下， 并把Rules文件夹中的文件copy到该子目录下。
图2.4 copy文件三、按键与功能 （一）屏幕上方按键 1、视图 2、编辑 3、系统功能 （二）屏幕右方按键 四、图形文字输入与编辑 （一）图形文字输入
图3.1 Lasi及Attr的界面 如上图3.1所示Menu1和Menu2（按鼠标右键可以在Menu1和Menu2之间选择）提供图形文字输入及编辑等的按键。 1、用Attr按键设置表示器件和互联线的图形 设计集成电路版图时采用一些不同颜色、不同尺寸、不同填充线条的方框代表管子和边线，利用Attr选项可以改变各个表示层的颜色、大小、填充线条。如图3.1所示，CONT表示管子与METAL 1的连接孔。当打开Attr时，选中CONT后，用color选项改变表示CONT的方框颜色，用Fill改变CONT的填充线条类型，用Dash选项改变CONT方框边的线条类型。 PWEL表示P阱工艺中的P阱 NWEL表示N阱工艺中的N阱 ACTV表示有源区 PSEL表示P掺杂区 NSEL表示N掺杂区 POL1表示多晶硅，用做栅极； MET1表示第一层金属 VIA1表示第一层金属与第二层金属之间的连接孔 MET2表示第二层金属 假如Attr界面中的每一层物质层出现的都是0值，如下图3.2所示，用import选项把Lasi 包中给的版图或电路图拉到Lasi程序运行窗口中来就可以。
集成电路版图技巧总结
集成电路版图技巧总结 1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA的方式如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式五、布局布线布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。在布线时最重要的问题
版图设计和制作工艺
针对SOI 集成传感器芯片结构的特殊性，同时考虑到芯片成品率和器件的可靠性，根据已经开发的普通压阻工艺规则、考虑到光刻和键合设备能力、同时为保证加速度传感器件结构布线的需求制定了集成传感器芯片的工艺规则。 为保证结构加工的成品率，加速度传感器弹性支撑悬臂梁的厚度设计为30um 。考虑到整个器件的尺寸、加速度传感器的量程等诸多因素，加速度传感器支撑悬臂梁的宽度必须比较小；但为保证在一条弹性悬臂梁的宽度范围内并排放下两个压阻和六条金属导线，同时又要将图形尺寸设计的足够大，以尽可能减少加工偏差对图形尺寸影响的比例，以获得较高的成品率和可靠性。综合考虑以上因素，布线的工艺规则以5um 为最小图形线宽和间隔、压阻图形面引线孔覆盖最小为2um 、双面光刻和对准键合的图形覆盖最小为4um ，其他还要求器件的焊盘最小间距大于100um 、焊盘面积大于100100um um 、硅片划片槽宽度为200um 。 MEMS 光刻掩模版介绍 光刻技术是一种将掩模版的图形转移到衬底表面的图形复制技术，即利用光源选择性照射光刻胶层使其化学性质发生改变，然后显影去除相应的光刻胶得到相应图形的过程。光刻得到的图形一般作为后续工艺的掩模，进一步对光刻暴露的位置进行选择性刻蚀、注入或者淀积等。 MEMS 掩模版是一块单面附有金属铬层的厚度为c 的石英玻璃平板，掩模图案构造于铬层中。光刻掩模版的制作是MEMS 器件加工流程的开始。一般对掩模版的设计要求为：图形的尺寸要准确；图形边缘应光洁，陡直和无毛刺；图形黑白对比要深，图形内无针孔，图形外无黑点；整套版中的各块能一一套准；底版要牢固、耐磨；各图形区内应有掩蔽作用，图形区外应完全透过紫外光或对光吸收极少。 根据制定的集成传感器的工艺规则，结合需要的MEMS 器件结构，就可以开始进行MEMS 掩模版的版图设计。版图是一组具有一定对应关系的图形，它与器件的结构、所用的加工工艺密切相关，每层版图都对应于不同的工艺步骤。在加工过程中，各层版图利用十字对准标记进行光刻对准，以保证对准精度。MEMS 掩模版的制作是根据设计完成的版图来进行的。 集成传感器的版图设计说明
集成电路版图设计调查报告
关于IC集成电路版图设计的调查报告 IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。 一. 版图设计流程 集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。概括说来，对于复杂的版图设计,一般分成若干个子步骤进行: 1.模块划分。为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。 2.布局布线。布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。 3.版图压缩。压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。 4.版图检查。版图检查主要包括三个部分：1. Design Rules Checker（DR C）。DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。 5.版图修改。此时的工作主要包括检查Label是否正确，label所选的lay er是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。
集成电路基础工艺和版图设计测试试卷
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
集成电路设计导论
集成电路设计与硅设计链概述 中关村益华软件技术学院陈春章艾霞李青青 摘要：当代计算机、电子通讯和各种多媒体技术需求的迅速发展，使得集成电路的设计规模已从几个晶体管发展到今天千万门的逻辑电路的设计，设计的复杂性也与日剧增，设计分工也渐趋明确。过去的五十年，集成电路产业经历了一次次的工艺技术革命和设计方法学的演变，逐渐形成了较为成熟的产业结构。以ASIC与SoC数字集成电路为例，芯片的设计往往依赖于IP厂商，晶圆生产商，设计库提供商及 EDA厂商的相互合作配合才能实现，本文拟对这样的合作配合模式-- 集成电路硅设计链和它的发展特点作一介绍。 IC Design and Silicon Design Chain Abstract: The demand and their rapid development of computers, electronic communication, and variety consumer & multimedia products have led to the IC design sizes from a few tens of transistors to one hundred million gates. The IC design itself has become more complex, the classification of design methods is becoming clearer. Due to the advancement of process technology and design methodology in the past half centuries, the infrastructure of IC industry has become mature. For successful design of an ASIC/SoC chip, it may rely on the close collaboration between the foundry, the library vendor, the IP provider and the EDA support. This short article introduces such collaboration model, namely, the silicon design chain and its evolving features. 1． IC设计概述 集成电路（IC）的发展从小规模集成电路（晶体管级），中、大规模集成电路（LSI）设计，到含几十万门逻辑电路的超大规模集成电路（VLSI）设计，直至当代数百万至数千万门逻辑电路的ASIC或SoC设计。集成电路设计也逐渐演变成集成系统设计。IC规模的增大，速度的提高都是建立在工艺进步的基础之上，制造工艺从微米级快速发展到亚微米级（sub-micron，即< 1 um）、深亚微米级(deep sub-micron, DSM)，而今已实现了65纳米（nm）制造工艺及产品的实现。20世纪末先进的0.25um工艺到了21世纪将会逐渐被认为是过时的技术。由于复杂的IC从设计到实现会滞后于工艺的发展，所以工程技术人员奋力于研究先进的设计工具、设计平台和设计方法，尤其注重于与晶圆生产商，设计库提供商，IP厂商及EDA厂商的合作配合。 集成电路设计按照其处理信号的特征可分为数字集成电路、模拟集成电路和数模混合集成电路设计。数字集成电路首选代表为CPU芯片和当代的ASIC/SoC芯片等，数模电路则主要用于通讯和无线传输电路，模拟电路主要应用于传输接口部分以及射频电路。 本文系根据作者于2004年9月28日为北京工业大学电子信息与控制工程学院研究生演讲整理扩充而成。
集成电路版图设计报告
集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日
一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来；
集成电路版图设计方法及发展趋势
摘要： 随着微电子工艺特征尺寸的不断缩小，集成电路技术的发展呈现部分新的特征。顺应时代技术潮流，我们将带领大家一起深入了解一下集成电路发展技术及发展趋势。集成电路的应用范围广泛，门类繁多。其分类方法也多种多样,大体上可以按照结构、规模和功能三方面来进行分类。 目前集成电路设计有几种主要设计方法，包括全定制设计方法、定制设计方法、半定制设计方法和可编程逻辑电路设计方法。然后，让我们一起总结一下版图设计中的技巧，诸如：合并公共区域、减线法等。最后我们将回顾一下集成电路的发展历程及趋势，有针对性地设想一下版图设计技术的未来动态，为将来的就业做好准备。 关键词：集成电路设计、版图设计、定制版图设计、SC设计方法、BLL设计方法、GA设计方法、IS技术等 一、引言 纵观人类文明发展历程，科学技术手段解放人类生产力，人类创造科技，科技反过来推进人类文明发展的进程。18世纪末至19世纪初，以伽利略自由落体定律、开普勒行星运动三大定律和牛顿力学为理论基础，以“瓦特发明蒸汽机”为标志的第一次产业革命，产生了近代纺织业和机械制造业，是人类进入利用机器延伸和发展人类体力劳动的时代。19世纪末至20世纪初，以1820年奥斯特、法拉第的电磁理论和麦克斯韦发现的电磁波理论为基础，以实用的发电机应用于工业为标志的第二次技术革命。当前，我们正在经历着以电子信息
技术为代表的新的技术革命。 有人认为，从20世纪中期，人类进入了继石器时代、青铜器时代、铁器时代之后的硅器时代。随着新世纪的到来微电子技术已经成为了整个信息时代的标志和基础。顺应时代潮流，版图设计基于集成设计诸多方法中的一种，具有它独特的存在价值和优势。结合自身实际情况，版图设计是我们电子信息科学与技术专业的基础课，且是我们将来从事就业的主要方向。不管是个人兴趣还是以后就业需求，完成版图设计这一课题的论文设计，将有助于自身加深对该领域的了解与认识，一边印证自己上课所学的内容，一边不断地扩充新的领域和知识，更重要的是通过这次论文设计将有助于自己加深对该专业课程的总结和提炼，并在所学内容的基础上不断凝练和升华，提供了很好的“学有所用，学以致用”实践平台。 二、集成电路分类、设计途径和设计特点 集成电路的应用范围广泛，门类繁多。其分类方法也多种多样。集成电路按结构可分为单片集成电路和混合集成电路两大类，单片集成电路包括：双极型、MOS型（NMOS、PMOS）、BI MOS型（BIMOS、BICMOS）混合集成电路则包括：薄膜混合集成电路和厚膜混合集成电路两种；根据集成电路规模的大小，通常将集成电路分为小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路，集成电路规模的划分主要是根据集成电路中的器件数目，即集成电路规模由集成度确定。根据集成电路的功能可以将其划分为数字集成电路、模拟集成电路和数模混合集成电路三
集成电路版图设计报告
集成电路CAD 课程设计报告 一．设计目的： 1.通过本次实验，熟悉软件的特点并掌握使用软件的流程和设计方法； 2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层 次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则； 3.掌握数字电路的基本单元CMOS 的版图，并利用CMOS 的版图设计简单的门电路， 然后对其进行基本的DRC 检查； 4. 掌握C)B (A F +?=的掩模板设计与绘制。 二．设计原理： 1、版图设计的目标： 版图 （layout ） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、 各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： ① 满足电路功能、性能指标、质量要求； ② 尽可能节省面积，以提高集成度，降低成本； ③ 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。 2、版图设计的内容： ①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。 ②布线：设计走线，实现管间、门间、单元间的互连。
③尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。 ④版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 ⑤布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 ⑥版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。 三．设计规则（Design Rul e ）： 设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类： ①微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。 ②λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下： 1.拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。 2.λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ（λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）。 ①宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。 ②间距规则（Separation rule）：间距指各几何图形外边界之间的距离。
DC-DC升压变换器芯片的过压保护电路版图设计
重庆大学本科学生课程设计任务书
说明：1、学院、专业、年级均填全称，如：光电工程学院、电子科学与技术、2012。 2、本表除签名外均可采用计算机打印。本表不够，可另附页，但应在页脚添加页码。
目录 1绘制流程 (4) 2原理图分析 (5) 3版图绘制 (5) 3.1器件绘制 (5) 3.1.1M1管和M2管 (5) 3.1.2M3和M4管 (6) 3.1.3M5管 (7) 3.1.4M6管 (7) 3.1.5M7管 (7) 3.1.6M8~M13管 (7) 3.1.7M14管 (8) 3.1.8M15管 (8) 3.1.9M16管 (9) 3.1.10电阻 (9) 3.1.11压焊块（pad） (9) 3.1.12衬底引出极 (10) 3.2总图 (10) 3.2.1器件总图 (10) 3.2.2整体图 (11) 3.2.3总体版图分析说明 (11) 4仿真 (12) 4.1前仿真 (12) 4.2后仿真 (12) 5纠错过程 (13) 5.1原理图仿真问题 (13) 5.2版图绘制规则问题 (13) 5.2.1DRC检查错误 (13) 5.2.2LVS检查错误 (14) 6心得体会 (15) 7参考文献 (16)
1绘制流程
2原理图分析 图2-1 DC-DC升压变换器是一种电源保护电路，电源电路一般分为开关电源电路，稳压电源电路，稳流电源电源电路等。图2-1本次课程设使用的DC-DC升压变换器芯片的过压保护电路，它主要由滞回电压比较器和反相器构成，其中滞回电压比较器采用CMOS查分放大器，反相器为CMOS反相器。其作用是当输入电压大于某个设定值后，过压电路开始起保护电力左右，OUT引脚输出高电平。 3版图绘制 3.1器件绘制 在画单个器件时，有几个要点要注意，一是要区分自己画的是pmos还是nmos，二是宽长比的处理，三是管子之间有没有形成共源级或共珊级的连接。在模拟放大电路中，差分对管需要高度匹配，以减小不对称带来的误差。本次设计中采用2管共中心对称方式匹配，然后将对应的栅极、源极、漏极连接起来。在连接的时候也遵循对称的原则，再将端口引出来。 3.1.1M1管和M2管 M1和M2均是nmos管子，宽长比为30/2，且两管子采用共源级接法。
集成电路设计综合实验报告
集 成 电 路 设 计 实 验 报 告 电控学院 微电0902班 0906090216 张鹏
目录 1 综合实验的任务与目的 (2) 2 综合实验的内容和要求 (2) 3设计方案对比和论证确定 (4) 4设计实现过程 (5) 5验证结果说明和结论 (7) 6总结版图设计技巧 (9) 7 参考文献 (10)
MOS集成运算放大器的版图设计 1 综合实验的任务与目的 集成电路设计综合实验是微电子学专业学科的实践性教学课程，其任务是向学生介绍集成电路软件设计的基本知识，基本的设计方法，学会使用专用软件进行集成电路设计，学习集成电路版图的设计及物理验证的一般方法技巧。本次集成电路设计综合实验要求学生完成对CMOS 集成运算放大器电路的版图设计及其物理验证。 2 综合实验的内容和要求 2.1 实验的内容 本次集成电路设计综合实验的内容为：CMOS 集成运算放大器的版图设计以及采用DIVA工具进行物理验证。版图设计的过程是：先进行电路分析，计算出各端点的电压及各管的电流，从而求出各管的W/L比，进而依据设计规则设计各管图形，进行布局、布线以及物理验证，最后完成整个版图设计。 2.1.1 目标电路及其性能要求 目标电路原理图如图1所示，为两级CMOS集成运算放大器，其中M1～M4构成有源负载的差分输入级；M5提供该级的工作电流；M8，M9构成共源放大电路，作为输出级；M7为源跟随器，作为增益为1的缓冲器，以克服补偿电容的前馈效应，并消除零点；M6提供M7的工作电流；M10，M11组成运放的偏置电路。
图1 CMOS 集成运算放大器原理图 电路的性能要求：输出电压摆幅大于V 3±；最大转换速率为s V μ/30；补偿电容Cc 为10pF 。 2.1.2 工艺选择 本设计选择0.6um double metal double poly mixed signal technology 。 工艺信息描述： 工艺名称：6S06DPDM-CT 工艺尺寸：0.6um 多晶硅层数：2 铝的层数：2 电压类型： 3~5V 工艺参数： )/(4002s V cm N ?=μ，)(2002s V cm P ?=μ，01.0=λ，28/103.2cm F C ox -?=，V V TP 1-=，V V TN 1=。 假定V V GS 5.2=时，晶体管进入饱和工作状态。 2.1.3 版图设计的一般方法和技巧 实际电路和原理图毕竟有所差别，各种非理想因素会影响电路的性能，使之偏离设计目标。因此，我们先要了解实际电路中各种非理想因素存在的原因，以及它对电路造成的影响。然后，同时从仿真和版图两个方面入手来解决这个问题。一方面，在电路设计中
集成电路版图设计
《集成电路版图设计》 学院：_____________ 专业班级：_____________ 学号：_____________ 学生姓名：_____________ 指导教师：_____________
摘要 什么是集成电路？把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。 什么是集成电路设计？根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。 《集成电路版图设计》基于Cadence软件的集成电路版图设计原理、编辑和验证的方法。本次实验是基于Cadence版图设计软件平台，采用L50C7工艺库，设计一个运算放大器，并且，为了防止电路中各元件间产生闩锁效应，在实际生产流片中每个元件都应该添加保护环，以防止各元件间电流之间产生各种影响。并且增加电路的稳定性和可靠性。 电路的验证采用的是Calibre验证工具，对电路版图进行了DRC验证和LVS验证。 关键词：Calibre，运算放大器
目录 一、电路设计流程 (1) 二、版图的制作流程 (2) 三、二级运算放大器的原理图 (3) 四、器件尺寸的计算 (4) 五、二级运算放大器原理图 (5) 六、二级运算放大器版图 (9) 心得体会 (11) 参考文献 (12)
一、电路设计流程
二、版图的制作流程 由于设计目标已经电路的构造课本已经讲述的十分详细。 所以我讲接着阐述版图的制作过程。首先将电路图转为相应的版图， 意思就是把相对 应的器件进行布局布线。因制造工艺精度有限，所以版图必须满足一定的规则要求。 按照设计规则布局布线后，接着就要对它进行检查。由于版图是人工布局布线，因此 或多或少的存在一些错误。这时就需要软件来进行“设计规则检查”（DRC ）。软件所依 据的是DRC 文件，它与画版图时使用的规则是一致的，只不过规则文件是给版图设计 者参考使用的，而DRC 文件是由软件编写的。 当版图没有了DRC 错误，完全符合设计规则之后，再依靠LVS 文件，将其与电路原理 图进行比较。若有不同之处，LVS 将进行报错，经过修改之后还要重复DRC 、LVS 过程。 若两者相同，说版图与原理图一致。到这一步就完成了版图的制作了。完成版图之后， 还可以利用工具提取版图中的寄生参数，对包含这些寄生参数的电路再次进行仿真， 从而更准确确定电路的性能。 最后把图形格式的版图文件转换为通用二进制文件（GDS 文件），提交给生产厂制造。