verilog testbench 写法

Verilog测试平台(testbench)技术(一) 收藏

对设计进行功能仿真和时序仿真时，需要给待测模块提供激励输入。对于由Verilog语言描述的设计模块，最好的方法自然同样是用Verilog语言对待测模块施加激励和检测模块的输出响应。实际应用中，Verilog测试平台(testben ch)就是用来提供上述功能的。Verilog测试平台是一个例化的待测(MUT)Verilog 模块，给它施加激励并观测其输出。由于测试平台是用Verilog语言描述的，因此可以应用到不同的仿真环境中。待测模块和与之对应的测试平台组成一个仿真模型，应用这个模型可以在不同的测试环境中用相同的激励对待测模块进行调试。下面就对不同电路类型分别介绍verilog测试平台的语言结构。

一、测试平台

1.组合电路测试

设计组合电路的测试平台时，待测模块及其功能决定了激烈的选择与测试次数。

对于一个已有的待测模块，测试平台中需要声明与待测模块输入输出端口对应的变量。与输入端口相连接的变量定义为reg，与输出端口相连接的变量定义为wire，例化时将测试平台中声明的变量与待测模块的输入输出端口相关联。使用initial语句控制程序运行，initial语句是一种过程结构，在initial块中可使用延迟控制语句来控制initial块中的程序流动。

这里对一个简单的算术逻辑单元(ALU)为例进行测试，下面是该单元Verilog 描述。

/***************************************************************** ********/

//多动能ALU的Verilog代码

'timescale 1ns/100ps

module alu_4bit(a,b,f,oe,y,p,ov,a_gt_b,a_eg_b,a_lt_b);

input [3:0] a,b;

input [1:0] f;

input oe;

input [3:0] y;

output p,ov,a_gt_b,a_eg_b,a_lt_b; reg [4:0] im_y;

always @(a or b or f)

begin

ov=1'b0;

im_y=0;

case(f)

2'b00:

begin

im_y=a+b;

if(im_y>5'b01111)

ov=1'b1;

end

2'b01:

begin

im_y=a-b;

if(im_y>5'b01111)

ov=1'b1;

end

2'b10:

im_y[3:0]=a&b;

2'b11:

im_y[3:0]=a^b;

default:

im_y[3:0]=4'b0000;

endcase

end

always @(a or b)

begin

if(a>b)

{a_gt_b,a_ge_b,a_lt_b}=3'b100;

else if(a

{a_gt_b,a_ge_b,a_lt_b}=3'b001;

else

{a_gt_b,a_ge_b,a_lt_b}=3'b010;

end

assign p=^im_y[3:0];

assign y=oe?im_y[3:0]:4'bz;

endmodule

/***************************************************************** ********/

模块alu_4bit是四功能的算术逻辑单元，输入包括数据信号a、b和功能信号f，输出包括数据信号y和ALU生成的奇偶校验信号p、溢出信号ov及比较信号。

下面代码描述了alu_4bit模块的测试平台。

/***************************************************************** ********/

module test_alu_4bit;

reg [3:0] a=4'b1011,b=4'b0110;

reg [1:0] f=2'b00;

reg oe=1;

wire [3:0] y;

wire p,ov,a_gt_b,a_eg_b,a_lt_b;

alu_4bit cut(a,b,f,oe,y,p,ov,a_gt_b,a_eg_b,a_lt_b);

initial

begin

#20 b=4'b1011;

#20 b=4'b1110;

#20 b=4'b1110;

#80 oe=1'b0;

#20 $finish;

end

always #23 f=f+1;

endmodule

/***************************************************************** ********/

与alu_4bit模块相连的变量在声明时被赋初值。用一个initial语句对ALU 的输入数据b和输出使能oe赋值，在前60ns，每隔20n给b赋一个新值然后等待80ns，给oe赋0值来禁止ALU的输出，再等待20ns后结束仿真。最终等待20ns后，显示的仿真结果里包含最后一个输入数据产生的输出。

用always语句对alu_4bit的输入数据f赋值，f的初值为0，以后每隔23ns 它的值加1.initial块的$finish语句在160ns时被执行，此时所有正在运行的过程语句都停止，仿真结束。

下图所示是仿真后的波形曲线。

Verilog测试平台(testbench)技术(二) 收藏

2.时序电路测试

时序电路测试包括测试电路时钟与输入数据的同步。这里以一个名为misr的模块为例说明时序电路的测试方法。

misr模块描述的电路有一个输入时钟、一个复位信号、输入数据与输出数据。该电路有一个poly参数，用于计算让的输出值和数据压缩。每个时钟上升沿到来时，通过已有的misr寄存器数据和输入数据计算新的输出值。其Verilog描述如下。

/***************************************************************** ********/

`timescale 1ns/100ps

module misr #(parameter [3:0] poly=0) (input clk, rst, input [3:0] d_in, out put reg [3:0] d_out );

always @( posedge clk )

if( rst )

d_out =4'b0000;

else

d_out = d_in ^ ({4{d_out[0]}} & poly) ^ {1'b0,d_out[3:1]};

endmodule

/***************************************************************** ********/

下面是misr模块的测试平台。

/***************************************************************** ********/

module test_misr;

reg clk=0,rst=0;

reg [3:0] d_in;

wire [3:0] d_out;

misr #(4'b1100) MUT(clk,rst,d_in,d_out);

initial

begin

#13 rst=1'b1;

#19 d_in=4'b1000;

#31 rst=1'b0;

#330 $stop;

end

always #37 d_in=d_in+3;

always #11 clk=~clk;

endmodule

/***************************************************************** ********/

测试平台中的initial语句产生rst信号的一个上升脉冲，从13ns到63ns。这样做的目的是让这个脉冲至少覆盖一个时钟上升沿，这样，同步的rst信号可以初始化misr模块的寄存器。输入数据d_in初始值为不定态，当rst为1时，被赋予初值4'b1000。

除了这个initial语句块之外，test_misr模块还包括两个always语句，用于生成clk和d_in。时钟是周期信号，每隔11ns翻转一次，另外每隔37ns就给输入d_in一个新值。为了降低多个输入同时翻转的概率，对时序电路的输入一般采用素数作为时间间隔。

仿真波形如下所示。

Verilog测试平台(testbench)技术(三) 收藏

二、测试平台技术

下面讨论许多有关测试激励生成与输出结果观测的代码编写技术。在这里待测模块我们使用一个如下描述的 Moore 状态机，它是一个 101Moore 序列检测器。当检测到输入序列为 101 时，当前状态值变为 d ，输出 z 的值为 1 。这是一个同步复位电路。

/**************************************************************** *********/

`timescale 1ns/100ps

module Moore_detector (input x, rst, clk, output z);

parameter [1:0] a=0,b=1,c=2,d=3;

reg [1:0] current;

always @( posedge clk )

begin

if( rst )

current = a;

else

case ( current )

a: current=x?b:a;

b: current=x?b:c;

c: current=x?d:a;

d: current=x?b:c;

default: current=a;

endcase

end

assign z = (current==d)?1'b1:1'b0;

endmodule

/**************************************************************** *********/

1. 测试数据

如下代码是 moore_detector 模块的测试平台，与前面类似，测试平台是一个没有输入输出端口的模块。这个模块有 4 个过程块用于生成待测状态机的测试数据。与例化模块 MUT 的输入端相连的变量在过程块里位于赋值语句的左侧，它们的定义为 reg 类型。

/**************************************************************** *********/

module test_moore_detector;

reg x,reset,clock;

wire z;

Moore_detector MUT(x,reset,clock,z);

initial

begin

clock=1'b0;

x=1'b0;

reset=1'b1;

end

initial

#24 reset=1'b0;

always #5 clock=~clock;

always #7 x=~x;

endmodule

/**************************************************************** *********/

通常不是在声明 reg 类型变量时对其进行初始化，而是采用 initial 块对其进行初始化。初始化变量很重要，特别是对 clock 这种需要利用它前一时刻的值来计算当前时刻的值的变量，若不对其进行初始化，它的初始值为不确定状态，并将一直保持为该状态。

2. 对仿真的控制

下面代码描述了 moore_detector 模块的另一种测试平台。上一节介绍的测试平台，如果不中断它或停止它，它会一直运行，而下面描述的测试平台解决了这个问题，它加入另一个 initial 块，使仿真在 189ms 时停止。

/**************************************************************** *********/

// 有 $stop 仿真控制任务的测试平台

module test_moore_detector;

reg x=0,reset=1,clock=0;

wire z;

Moore_detector MUT(x,reset,clock,z);

initial

#24 reset=1'b0;

always #5 clock=~clock;

always #7 x=~x;

initial

#189 $stop;

endmodule

/**************************************************************** *********/

$stop 和 $finish 是仿真控制任务。当过程块运行到此类任务时，仿真暂停或结束。暂停的仿真可以继续运行，而结束的仿真则不能。仿真波形如下图。

下面是 moore_detector 模块的第三种测试平台，它把 reset 信号无效和仿真控制任务放在同一个 initial 块里，在这种时序下，仿真在 189ns 时刻停止。

/**************************************************************** *********/

// 有 $finish 仿真控制任务的测试平台

module test_moore_detector;

reg x=0,reset=1,clock=0;

wire z;

Moore_detector MUT(x,reset,clock,z);

initial

begin

#24 reset=1'b0;

#165 $finish;

end

always #5 clock=~clock;

always #7 x=~x;

endmodule

/**************************************************************** *********/

Verilog测试平台(testbench)技术(四) 收藏

3. 设置数据限制

测试平台也可以不通过设置仿真时间限制来控制仿真时间，而是通过对 MU T 输入数据的数量进行设置来达到控制仿真时间的目的。同样，也可以停止仿真，避免其无限制地运行。

下面 Verilog 代码描述了 moore_detector 模块的第四中测试平台。这里采用 $random 对输入 x 生成随机数据。 initial 块里的 repeat 语句让时钟共执行 13 次变化，每 5ns 变化一次；而 x 共得到 10 个新数据，每隔 7ns 变化一次。这里采用随机信号代替固定的测试数据。这种策略生成数据比较简单，但是分析输出时比较困难，因为它的输入是不可预测的。对于大规模电路来说，随机数据比可控的数据更有用。

/**************************************************************** *********/

// 用 repeat 语句限制输入数据的测试平台

module test_moore_detector;

reg x=0,reset=1,clock=0;

wire z;

Moore_detector MUT(x,reset,clock,z);

initial #24 reset=1'b0;

initial repeat(13) #5 clock=~clock;

initial repeat(10) #7 x=$random;

endmodule

/**************************************************************** *********/

4. 采用同步数据

前面介绍的几个测试平台的例子中，时钟和数据均采用独立时序。当同时施加几组数据时，数据与系统时钟的同步将出现困难。

改变时钟频率会造成待测模块所有输入数据时序的改变。

下面描述的 moore_detector 模块的测试平台解决了这一问题。它采用事件控制语句来同步由测试平台生成的 x 与时钟。在一个 initial 语句里用 repe ate 语句生成 clock 信号。另一个 initial 语句用于生成随机的数据 x 。其中，用一个 forever 循环来重复执行这项操作。这个循环语句等到 clock 上升沿到来 3ns 后执行，为 x 生成新的随机数。这个时钟上升沿后稳定的数据在下一时钟上升沿时施加到 moore_detector 模块。这种激励技术保证数据和时钟不会同时变化。

/**************************************************************** *********/

// 与时钟同步的数据

module test_moore_detector;

reg x=0,reset=1,clock=0;

wire z;

Moore_detector MUT(x,reset,clock,z);

initial #24 reset=1'b0;

initial repeat(13) #5 clock=~clock;

initial forever @(posedge clock) #3 x=$random;

endmodule

/**************************************************************** *********/

这里采用 3ns 的延迟，使该测试平台既可以用于行为仿真，又可以用于综合后仿真。在综合后仿真时，采用带有真实时延的元件模型，测试平台的延迟使该测试数据比其余测试数据先结束。

5. 输出结果的同步显示

在前面所述测试平台的基础上，下面介绍一种可以用于同步观测待测模块的输出或内部信号的方法。当采用层次化命名时，这种测试平台能够显示待测模块的内部变量和内部信号。在这里我们用到了任务函数 $display 和 $monitor 。

以下面描述的 moore_detector 模块测试平台为例来介绍这一方法。该平台用于观测 moore_detector 状态值 current 和输出值 z ，其中用到任务函数$monitor 来显示寄存器 current 的值，另外在一个 always 块中，用任务函数 $diaplay 来显示输出结果 z 。每当 current 状态值和输出值 z 变化时，就会显示变化后的值。

/**************************************************************** *********/

module test_moore_detector;

reg x=0,reset=1,clock=0;

wire z;

Moore_detector MUT(x,reset,clock,z);

initial #24 reset=1'b0;

initial repeat(19) #5 clock=~clock;

initial forever @(posedge clock) #3 x=$random;

initial $monitor("New state is %d and occurs at %t",MUT. current,$time);

always @(z) $display("Output changes at %t to %b",$time, z);

endmodule

/**************************************************************** *********/

该测试平台的最后一个过程赋值语句是对 z 值敏感的 always 语句。该语句里嵌套了一个 $display 任务，用于在 z 值变化时显示变化后的值及其变化时间。下面所示是运行测试平台生成的结果。

# New state is x and occurs at 0

# Output changes at 5 to 0

# New state is 0 and occurs at 5

# New state is 1 and occurs at 25

# New state is 2 and occurs at 85

# Output changes at 95 to 1

# New state is 3 and occurs at 95

Verilog测试平台(testbench)技术(五) 收藏

6. 交互式测试平台

在下面的几个测试平台里，我们采用了新的待测状态机，如下面代码所示。它是一个有开始 (start) 和复位 (rst) 控制的 1101Moore 序列检测器。它共有 5 个状态，在序列检测器的检测过程中，如果 start 的值变为 0 ，那么状态机复位到初始状态。当前状态到达 e 状态时，输出为 1 。

/**************************************************************** *********/

// 带开始 (start) 和复位 (rst) 控制的 1101More 序列检测器

`timescale 1ns/100ps

module Moore_detector (input x, start,rst, clk, output z);

parameter a=0,b=1,c=2,d=3,e=4;

reg [2:0] current;

always @( posedge clk )

begin

if( rst )

current <= a;

else if(~start)

current <= a;

else

case ( current )

a: current <= x?b:a; b: current <= x?c:a; c: current <= x?c:d; d: current <= x?e:a; e: current <= x?c:a; default: current <= a; endcase

end

assign z = (current==e);

endmodule

/**************************************************************** *********/

对于这个状态机，我们使用一个交互式测试平台，如下代码所示。

/**************************************************************** *********/

module test_moore_detector;

reg x=0,start,reset=1,clock=0;

wire z;

Moore_detector MUT(x,start,reset,clock,z);

initial

begin

#24 reset = 1'b0;

start = 1'b1;

wait(z==1'b1);

#11 start=1'b0;

#13 start=1'b1;

repeat(3)

begin

#11 start=1'b0;

#13 start=1'b1;

wait(z==1'b1);

end

#50 $stop;

end

always #5 clock=~clock;

always #7 x=$random;

endmodule

/**************************************************************** *********/

在一个 initial 块中，测试平台与待测模块通信。输入 x 和 clock 由两个 always 块生成。 clock 是连续周期信号， x 是周期产生的随机信号。

首先对 reset 和 start 的值分别赋值为 0 和 1 ，于是状态机开始工作，然后是一个 wait 语句，用于等待待测模块的结果 z 在输入 x 和 clock 的作用下变为 1 。当 z 变为 1 后， 11ns 后 start 变为 0 ，再过 13ns 后 sta rt 变为 1 ，这是重启状态机的过程。 repeat 语句将重复 3 次这样的等待和重启过程。 repeat 语句执行完毕后 50ns ，运行系统 $stop ，仿真结束。

下图所示为测试平台的部分仿真波形。