数字逻辑个性课实验报告
学生学号0121410870432实验成绩
学生实验报告书
实验课程名称逻辑与计算机设计基础
开课学院计算机科学与技术学院
指导教师姓名肖敏
学生姓名付天纯
学生专业班级物联网1403
2015 -- 2016 学年第一学期
译码器的设计与实现
【实验要求】:
(1)理解译码器的工作原理,设计并实现n-2n译码器,要求能够正确地根据输入信号译码成输出信号。(2)要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。
【实验目的】
(1)掌握译码器的工作原理;
(2)掌握n-2n译码器的实现。
【实验环境】
◆Basys3 FPGA开发板,69套。
◆Vivado2014 集成开发环境。
◆Verilog编程语言。
【实验步骤】
一·功能描述
输入由五个拨码开关控制,利用led灯输出32种显示
二·真值表
三·电路图和表达式
四·源代码
module decoder_5(
input [4:0] a,
output [15:0] d0
);
reg [15:0] d0;
reg [15:0] d1;
always @(a)
begin
case(a)
5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000;
5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000;
5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000;
5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000;
5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000;
5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000;
5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
5'b11011 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0001_0000;
5'b11100 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0000_1000;
5'b11101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0000_0100;
5'b11110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0000_0010;
5'b11111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0000_0001;
default {d1,d0}=32'bxxxx_xxxx_xxxx_xxxx_xxxx_xxxx_xxxx_xxxx;
endcase
end
endmodule
五·测试用例
映射:d0[0]:U16... ...d0[15]:LD15从左向右映射低位数段输入:1111
输出:v16亮
学生学号0121410870432实验成绩
学生实验报告书
实验课程名称逻辑与计算机设计基础
开课学院计算机科学与技术学院
指导教师姓名肖敏
学生姓名付天纯
学生专业班级物联网1403
2015 -- 2016 学年第一学期
数据选择器的设计与实现
【实验要求】:
(1)理解数据选择器的工作原理,设计并实现2n选1的数据选择器,要求能够正确地根据输入的控制信号选择合适的输出。
(2)要求实现21选1的数据选择器、22选1 的数据选择器、24选1的数据选择器、25选1的数据选择器,2n选1的数据选择器。
【实验目的】
(1)掌握数据选择器的工作原理;
(2)掌握2n选1的数据选择器的实现。
【实验环境】
◆Basys3 FPGA开发板,69套。
◆Vivado2014 集成开发环境。
◆Verilog编程语言。
【实验步骤】
一.功能描述
由五个拨码开关控制选择,十一个拨码开关控制输入内部定义二十一位数,输出由一个led灯显示。
二·真值表