第六章 任意进制计数器的构成3、寄存器
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数字电子技术基础
阎石主编（第五版）
信息科学与工程学院基础部
四、任意进制计数器的构成方法 1. M<N的情况
a. 置零法（复位法）
【 】
内容 回顾
利用异步复位端 R D ，跳过多余状态，实现任意进制计数。 异步复位法
（异步置零）
①计数到M时，清0， ②写SM=（
R ）2，全部Q为1的端相与非→ D
LED 发光 二极管
RD
74LS194A
DIR D0 D1
D2
D3
S0 DIL CLK +5V
74LS194A
DIR D0
S0 DIL CLK +5V
清0按键
1秒
CLK
S1=0,S0=1右移控制
27
用双向移位寄存器74LS194A组成节日彩灯控制电路
1k
+5V
Q=0时
LED亮
Q0 Q1 Q2 Q3 S1 RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
首先将两片N进制计数器按串行进位方式或并行进 位方式联成N×N > M 进制计数器，再按照M<N的置 零法和置数法构成M进制计数器。此方法适合任何M进 制（可分解和不可分解）计数器的构成。
4
【例】用74160实现100进制计数器。 (1) 并行进位，M=100=10*10。 1
D D D D EP 0 1 2 3 C LD ET 74160 CLK Q0 Q1 Q2 Q3 RD D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD
商为0
11
2
6.3.2 计数器 【例】试利用置零法和置数法由两片74LS161构 成53进制加法计数器。
解：若由74LS161构成53进制计数器，其构成的256进 制实际为二进制计数器(28),故先要将53化成二进制数码 （53)D＝（110101)B ＝（0011 0101)B （1）整体置零法实现53进制。（M=53）
C
C
7
【例】用74160实现24进制计数器。
整体置零法 M=24，在SM=S24=0010 0100 （并行） 处反馈清零。
1
CLK 计数输入
D D D D EP 0 1 2 3 C LD ET 74160 CLK Q0 Q1 Q2 Q3 RD
1
EP ET
D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD
R （ 0011 0101 ） D S53 B
12
利用整体置零法由74LS161构成53进制加法计数器如 R （0011 0101 ） 图所示。 D S53 B
1 0 1 0
1 1 0 0
十进制数53对应的二进制数为0011 0101 实现从0000 0000到0011 0100的53进制计数器 13
Q0 0 1 0 1 1
Q1 0 0 1 0 1
Q2 0 0 0 1 0
Q3 0 0 0 0 1
23
0 应 用 ： 1
代 码 转 ， 串 2换 数 据 运 算 3
4
0 并
0 0 0 0
器件实例：双向移位寄存器74LS194A
并行输出 74LS194A 可实现 串入－串出 串入－并出 并入－并出 并入－串出 四种功能。
6.3.2 计数器
五 、移位寄存器型计数器
移位寄存器型计数器的结构可表示为图所示的框 图形式。
反 馈 逻 辑 电 路 D0 Q0 Q1 Q2 Q3
D C1
Q Q
D C1
Q Q
D C1
Q Q
D C1
Q Q
CLK 移位寄存器型计数器电路的一般结构
Qn1 ) 其反馈电路的表达式为 D0 F (Q0 , Q1,.....
1
进位输 出CO
8
【例】用74160实现24进制计数器。
整体置零法 M=24，在SM=S24=0010 0100 （串行） 处反馈清零。
1
CLK 计数输入
D D D D EP 0 1 2 3 C LD ET 74160 CLK Q0 Q1 Q2 Q3 RD
1
1
EP ET
D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD
(1)选定S0 0000 0000 作为初态
LD S52 （ 0011 0100 ） B
14
利用整体置数法由74LS161构成53进制加法计数器如 LD S52 （0011 0100 ） B 图所示。
D0 D1 D2 D3 74LS161 D0 D1 D2 D3 74LS161
进位输出
EP ET
CLK 计数输入
1
1
1 2 3 4 5 6 7 8 9 10 11 12 131415 1617
C
5
【例】用74160实现100进制计数器。 (2) 串行进位，M=100=10*10。 1 1
CLK 计数输入
D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RD
Байду номын сангаас
（1）M=M1•M2，即M分解为M1 ×M2 ，可采用串行进位方式/ 并行进位方式。（以两片级联为例） 串行进位方式 : 以低位片的进位输出信号作为高位片的时 钟输入信号。两片始终同时处于计数状态.
并行进位方式 : 以低位片的进位输出信号作为高位片的控
制信号（使能），两片的CLK同时接计数输入。
3
（2）当M为素数时，不能分解为M1和M2，采用整体 清0/整体置数方式。
根据有无移位功能寄存器也常分为数码寄存器和移位寄 存器。
17
寄存器应用举例： (1) 运算中存贮数码、运算结果。 (2) 计算机的CPU由运算器、控制器、译码器、寄 存器组成，其中就有数据寄存器、指令寄存器、一般 寄存器。 寄存器与存储器有何区别?
寄存器内存放的数码经常变更，要求存取速度快， 一般无法存放大量数据。（类似于宾馆的贵重物品寄 存、超级市场的存包处。） 存储器存放大量的数据，因此最重要的要求是存 储容量。（类似于仓库）
再根据整体置数法或整体置零法实现53进制。
10
例：
(53)D=( 11 0101 )B
53 26 13 6 3 1 0 余 1 K0 余 0 K1 余 1 K2
转换过程： 2
2 2 2 2
余 0 K3
余 1 K4 余 1 K4
6.3 若干常用的时序逻辑电路
6.3.1 寄存器和移位寄存器
可寄存一组二进制数码的逻辑部件，叫寄存器，是 由触发器构成的，只要有置位和复位功能，就可以做 寄存器，如基本SR锁存器、D触发器、JK触发器等等。 一个触发器可以存储1位二进制代码，
故存储N位二进制代码需要N个触发器。
16
分类：
根据存放数码的方式不同分为并行和串行两种：并行 方式就是将寄存的数码从各对应的输入端同时输入到寄 存器中；串行方式是将数码从一个输入端逐位输入到寄 存器中。 根据取出数码的方式不同也可分为并行和串行两种：并 行方式就是要取出的数码从对应的各个输出端上同时出 现；串行方式是被取出的数码在一个输出端逐位输出；
24
R D 0
S1 S0 × × 0 0
工作状态 直接清零
D IR D 0 D1 D2 D3 DIL S1 CLK 74LS 194A R D D S0 R Q0 Q 1 Q2 Q3
1
保 持
右 移 左 移 并行输入
1
1
0
1
1
0 1
1
（ a ）逻辑图形符号
1
（ b） 功能表
双向移位寄存器74LS194A的逻辑符号及功能表
18
6.3.1 寄存器和移位寄存器
一 、寄存器（数码寄存器）
74LS75是由同步SR触发器 构成的D触发器构成的，电路图 如图所示。在CLK＝1期间，输 出会随D的状态而改变
19
6.3.1 寄存器和移位寄存器
74HC175为由CMOS边沿触发 器构成的4位寄存器，其逻辑 电路如图所示。 D0 ~ D3为并行数据输入端； CLK为寄存脉冲输入端 RD为清零端 并行输入/并行输出方式。 在CLK↑时，将D0 ～ D3数据存 入，与此前后的D状态无关，而 且有异步置零（清零）功能。
1
进位输 出CO
9
6.3.2 计数器
注意！
【例】试利用置零法和置数法由两片74LS161构成53 进制加法计数器。 解：用整体法先将两片74LS161构成256进制 （16×16进制），该256进制计数器实际为二进制计 数器(28), 故若由74LS161构成53进制计数器，
先要将53化成二进制数码，
D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RD
1
1
？
为什么进位端要加一个反相器？ 思考：不加会有什么结果？
6
CLK
为什么进位端要加一个反相器？不加会有什么结果？ 1 2 3 4 5 6 7 8 9 10 11 12 131415 1617 18 19 20 21
1
工作方式 控制
11 10 9
VCC Q0 Q1 Q2 Q3 CLK S1 S0
16
15 14 13 12
Q0 Q1 Q2 Q3 CP S1 74LS194A S0 RD DIR D0 D1 D2 D3 DIL
2 3 4 5 6 7 8
R D DIR D0 D1 D2 D3 DILGND
异步右移 并行输入 左移 串行 清零串行 输入 输入
1
6.3.2 计数器 (以具有同步预置数端 LD的集成计数器为例)
b. 置数法：
置数法的应用可以分三种情况: （现有N进制计数器，构成M进制） 取前M 种状态 取后M 种状态 取中间M种状态
【 】
内容 回顾
2
2. M>N的情况
如果要求实现的进制M超过单片计数器的计数范围时， 必须将多片计数器级联，才能实现M进制计数器。 串行进位方式 并行进位方式 整体清0方式 整体置数方式
LED 发光 二极管
RD
74LS194A
DIR D0 D1
D2
D3
S0 DIL CLK +5V
74LS194A
DIR D0
S0 DIL CLK +5V
清0按键
1秒
CLK
S1=0,S0=1右移控制
28
P276 例6.3.1
低 位 输 出
t1 t 2
高 位 输 出
t 3 t4
Y=M*8+N*2
tt3 0000 000 0m m m m m m m m 000 m 00 0 0000 000n3 nn n n n0 0 29 2 4 1时刻，Y 00 3m 3m 3 2m 3 2 2 12 1m 1 0m 1 0 00 3n 2n 21 1 0
环形计数器是反馈函数中最简单的一种，其D0=Q3
30
6.3.2 计数器
1.环形计数器（P305） 电路如图所示，将移位寄存器首尾相接，则在时 钟脉冲信号作用下，数据将循环右移。
31
6.3.2 计数器
注：此电路有几种无效循环，而且一旦脱 离有效循环，则不会自动进入到有效循环 中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。
结论：清零功能最优先（异步方式）。 移位、并行输入都需CLK的↑到来（同步方式）
25
三
寄存器的应用实例
8位 ）
1、扩展应用（4位
用两片74LS194接成8位双向移位寄存器
图6.3.6
26
用双向移位寄存器74LS194A组成节日彩灯控制电路
1k
+5V
Q=0时
LED亮
Q0 Q1 Q2 Q3 S1 RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
20
二、移位寄存器（代码在寄存器中左/右移动）
具有存储 + 移位功能 所谓“移位”，就是将寄存器所存各位 数据， 在每个移位脉冲的作用下，向左或向右移动一位。 根据移位方向，常把它分成左移寄存器、右移寄 存器 和 双向移位寄存器三种：
左移
寄存器 右移 寄存器 (b)
双向 移位 寄存器
(c)
21
(a)
由D触发器构成的4位移位寄存器（右移）：
其中DI为串行输入端， DO为串行输出端，Q3～ Q0为 并行输出端，CLK为移位脉冲输入端 因为触发器有传输延迟时间tpd，所以在CLK↑到达时， 各触发器按前一级触发器原来的状态翻转。
22
移位寄存器的工作原理
D=1011 1 1 0 1
CLK的顺序
输入DI X 1 1 1
6.3.2 计数器 【例】试利用置零法和置数法由两片74LS161构 成53进制加法计数器。
解：若由74LS161构成53进制计数器，其构成的256进 制实际为二进制计数器(28),故先要将53化成二进制数码 （53)D＝（110101)B ＝（0011 0101)B （2）整体置数法实现53进制。(M=53)
EP 1 CLK 计数脉冲 ET
C LD
EP ET
C LD 1
CLK RD Q 3 Q0 Q1 Q2
CLK RD Q 3 Q0 Q1 Q2
0 0 1 0
1 1 0 0
由74LS161构成的53进制加法计数器
十进制数53对应的二进制数为0011 0101 实现从0000 0000到0011 0100的53进制计数器 15
阎石主编（第五版）
信息科学与工程学院基础部
四、任意进制计数器的构成方法 1. M<N的情况
a. 置零法（复位法）
【 】
内容 回顾
利用异步复位端 R D ，跳过多余状态，实现任意进制计数。 异步复位法
（异步置零）
①计数到M时，清0， ②写SM=（
R ）2，全部Q为1的端相与非→ D
LED 发光 二极管
RD
74LS194A
DIR D0 D1
D2
D3
S0 DIL CLK +5V
74LS194A
DIR D0
S0 DIL CLK +5V
清0按键
1秒
CLK
S1=0,S0=1右移控制
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用双向移位寄存器74LS194A组成节日彩灯控制电路
1k
+5V
Q=0时
LED亮
Q0 Q1 Q2 Q3 S1 RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
首先将两片N进制计数器按串行进位方式或并行进 位方式联成N×N > M 进制计数器，再按照M<N的置 零法和置数法构成M进制计数器。此方法适合任何M进 制（可分解和不可分解）计数器的构成。
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【例】用74160实现100进制计数器。 (1) 并行进位，M=100=10*10。 1
D D D D EP 0 1 2 3 C LD ET 74160 CLK Q0 Q1 Q2 Q3 RD D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD
商为0
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2
6.3.2 计数器 【例】试利用置零法和置数法由两片74LS161构 成53进制加法计数器。
解：若由74LS161构成53进制计数器，其构成的256进 制实际为二进制计数器(28),故先要将53化成二进制数码 （53)D＝（110101)B ＝（0011 0101)B （1）整体置零法实现53进制。（M=53）
C
C
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【例】用74160实现24进制计数器。
整体置零法 M=24，在SM=S24=0010 0100 （并行） 处反馈清零。
1
CLK 计数输入
D D D D EP 0 1 2 3 C LD ET 74160 CLK Q0 Q1 Q2 Q3 RD
1
EP ET
D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD
R （ 0011 0101 ） D S53 B
12
利用整体置零法由74LS161构成53进制加法计数器如 R （0011 0101 ） 图所示。 D S53 B
1 0 1 0
1 1 0 0
十进制数53对应的二进制数为0011 0101 实现从0000 0000到0011 0100的53进制计数器 13
Q0 0 1 0 1 1
Q1 0 0 1 0 1
Q2 0 0 0 1 0
Q3 0 0 0 0 1
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0 应 用 ： 1
代 码 转 ， 串 2换 数 据 运 算 3
4
0 并
0 0 0 0
器件实例：双向移位寄存器74LS194A
并行输出 74LS194A 可实现 串入－串出 串入－并出 并入－并出 并入－串出 四种功能。
6.3.2 计数器
五 、移位寄存器型计数器
移位寄存器型计数器的结构可表示为图所示的框 图形式。
反 馈 逻 辑 电 路 D0 Q0 Q1 Q2 Q3
D C1
Q Q
D C1
Q Q
D C1
Q Q
D C1
Q Q
CLK 移位寄存器型计数器电路的一般结构
Qn1 ) 其反馈电路的表达式为 D0 F (Q0 , Q1,.....
1
进位输 出CO
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【例】用74160实现24进制计数器。
整体置零法 M=24，在SM=S24=0010 0100 （串行） 处反馈清零。
1
CLK 计数输入
D D D D EP 0 1 2 3 C LD ET 74160 CLK Q0 Q1 Q2 Q3 RD
1
1
EP ET
D0 D1 D2 D3 C LD 74160 CLK Q0 Q1 Q2 Q3 RD
(1)选定S0 0000 0000 作为初态
LD S52 （ 0011 0100 ） B
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利用整体置数法由74LS161构成53进制加法计数器如 LD S52 （0011 0100 ） B 图所示。
D0 D1 D2 D3 74LS161 D0 D1 D2 D3 74LS161
进位输出
EP ET
CLK 计数输入
1
1
1 2 3 4 5 6 7 8 9 10 11 12 131415 1617
C
5
【例】用74160实现100进制计数器。 (2) 串行进位，M=100=10*10。 1 1
CLK 计数输入
D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RD
Байду номын сангаас
（1）M=M1•M2，即M分解为M1 ×M2 ，可采用串行进位方式/ 并行进位方式。（以两片级联为例） 串行进位方式 : 以低位片的进位输出信号作为高位片的时 钟输入信号。两片始终同时处于计数状态.
并行进位方式 : 以低位片的进位输出信号作为高位片的控
制信号（使能），两片的CLK同时接计数输入。
3
（2）当M为素数时，不能分解为M1和M2，采用整体 清0/整体置数方式。
根据有无移位功能寄存器也常分为数码寄存器和移位寄 存器。
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寄存器应用举例： (1) 运算中存贮数码、运算结果。 (2) 计算机的CPU由运算器、控制器、译码器、寄 存器组成，其中就有数据寄存器、指令寄存器、一般 寄存器。 寄存器与存储器有何区别?
寄存器内存放的数码经常变更，要求存取速度快， 一般无法存放大量数据。（类似于宾馆的贵重物品寄 存、超级市场的存包处。） 存储器存放大量的数据，因此最重要的要求是存 储容量。（类似于仓库）
再根据整体置数法或整体置零法实现53进制。
10
例：
(53)D=( 11 0101 )B
53 26 13 6 3 1 0 余 1 K0 余 0 K1 余 1 K2
转换过程： 2
2 2 2 2
余 0 K3
余 1 K4 余 1 K4
6.3 若干常用的时序逻辑电路
6.3.1 寄存器和移位寄存器
可寄存一组二进制数码的逻辑部件，叫寄存器，是 由触发器构成的，只要有置位和复位功能，就可以做 寄存器，如基本SR锁存器、D触发器、JK触发器等等。 一个触发器可以存储1位二进制代码，
故存储N位二进制代码需要N个触发器。
16
分类：
根据存放数码的方式不同分为并行和串行两种：并行 方式就是将寄存的数码从各对应的输入端同时输入到寄 存器中；串行方式是将数码从一个输入端逐位输入到寄 存器中。 根据取出数码的方式不同也可分为并行和串行两种：并 行方式就是要取出的数码从对应的各个输出端上同时出 现；串行方式是被取出的数码在一个输出端逐位输出；
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R D 0
S1 S0 × × 0 0
工作状态 直接清零
D IR D 0 D1 D2 D3 DIL S1 CLK 74LS 194A R D D S0 R Q0 Q 1 Q2 Q3
1
保 持
右 移 左 移 并行输入
1
1
0
1
1
0 1
1
（ a ）逻辑图形符号
1
（ b） 功能表
双向移位寄存器74LS194A的逻辑符号及功能表
18
6.3.1 寄存器和移位寄存器
一 、寄存器（数码寄存器）
74LS75是由同步SR触发器 构成的D触发器构成的，电路图 如图所示。在CLK＝1期间，输 出会随D的状态而改变
19
6.3.1 寄存器和移位寄存器
74HC175为由CMOS边沿触发 器构成的4位寄存器，其逻辑 电路如图所示。 D0 ~ D3为并行数据输入端； CLK为寄存脉冲输入端 RD为清零端 并行输入/并行输出方式。 在CLK↑时，将D0 ～ D3数据存 入，与此前后的D状态无关，而 且有异步置零（清零）功能。
1
进位输 出CO
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6.3.2 计数器
注意！
【例】试利用置零法和置数法由两片74LS161构成53 进制加法计数器。 解：用整体法先将两片74LS161构成256进制 （16×16进制），该256进制计数器实际为二进制计 数器(28), 故若由74LS161构成53进制计数器，
先要将53化成二进制数码，
D0 D1 D2 D3 C EP LD ET 74160 CLK Q0 Q1 Q2 Q3 RD
1
1
？
为什么进位端要加一个反相器？ 思考：不加会有什么结果？
6
CLK
为什么进位端要加一个反相器？不加会有什么结果？ 1 2 3 4 5 6 7 8 9 10 11 12 131415 1617 18 19 20 21
1
工作方式 控制
11 10 9
VCC Q0 Q1 Q2 Q3 CLK S1 S0
16
15 14 13 12
Q0 Q1 Q2 Q3 CP S1 74LS194A S0 RD DIR D0 D1 D2 D3 DIL
2 3 4 5 6 7 8
R D DIR D0 D1 D2 D3 DILGND
异步右移 并行输入 左移 串行 清零串行 输入 输入
1
6.3.2 计数器 (以具有同步预置数端 LD的集成计数器为例)
b. 置数法：
置数法的应用可以分三种情况: （现有N进制计数器，构成M进制） 取前M 种状态 取后M 种状态 取中间M种状态
【 】
内容 回顾
2
2. M>N的情况
如果要求实现的进制M超过单片计数器的计数范围时， 必须将多片计数器级联，才能实现M进制计数器。 串行进位方式 并行进位方式 整体清0方式 整体置数方式
LED 发光 二极管
RD
74LS194A
DIR D0 D1
D2
D3
S0 DIL CLK +5V
74LS194A
DIR D0
S0 DIL CLK +5V
清0按键
1秒
CLK
S1=0,S0=1右移控制
28
P276 例6.3.1
低 位 输 出
t1 t 2
高 位 输 出
t 3 t4
Y=M*8+N*2
tt3 0000 000 0m m m m m m m m 000 m 00 0 0000 000n3 nn n n n0 0 29 2 4 1时刻，Y 00 3m 3m 3 2m 3 2 2 12 1m 1 0m 1 0 00 3n 2n 21 1 0
环形计数器是反馈函数中最简单的一种，其D0=Q3
30
6.3.2 计数器
1.环形计数器（P305） 电路如图所示，将移位寄存器首尾相接，则在时 钟脉冲信号作用下，数据将循环右移。
31
6.3.2 计数器
注：此电路有几种无效循环，而且一旦脱 离有效循环，则不会自动进入到有效循环 中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。
结论：清零功能最优先（异步方式）。 移位、并行输入都需CLK的↑到来（同步方式）
25
三
寄存器的应用实例
8位 ）
1、扩展应用（4位
用两片74LS194接成8位双向移位寄存器
图6.3.6
26
用双向移位寄存器74LS194A组成节日彩灯控制电路
1k
+5V
Q=0时
LED亮
Q0 Q1 Q2 Q3 S1 RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
20
二、移位寄存器（代码在寄存器中左/右移动）
具有存储 + 移位功能 所谓“移位”，就是将寄存器所存各位 数据， 在每个移位脉冲的作用下，向左或向右移动一位。 根据移位方向，常把它分成左移寄存器、右移寄 存器 和 双向移位寄存器三种：
左移
寄存器 右移 寄存器 (b)
双向 移位 寄存器
(c)
21
(a)
由D触发器构成的4位移位寄存器（右移）：
其中DI为串行输入端， DO为串行输出端，Q3～ Q0为 并行输出端，CLK为移位脉冲输入端 因为触发器有传输延迟时间tpd，所以在CLK↑到达时， 各触发器按前一级触发器原来的状态翻转。
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移位寄存器的工作原理
D=1011 1 1 0 1
CLK的顺序
输入DI X 1 1 1
6.3.2 计数器 【例】试利用置零法和置数法由两片74LS161构 成53进制加法计数器。
解：若由74LS161构成53进制计数器，其构成的256进 制实际为二进制计数器(28),故先要将53化成二进制数码 （53)D＝（110101)B ＝（0011 0101)B （2）整体置数法实现53进制。(M=53)
EP 1 CLK 计数脉冲 ET
C LD
EP ET
C LD 1
CLK RD Q 3 Q0 Q1 Q2
CLK RD Q 3 Q0 Q1 Q2
0 0 1 0
1 1 0 0
由74LS161构成的53进制加法计数器
十进制数53对应的二进制数为0011 0101 实现从0000 0000到0011 0100的53进制计数器 15