IC基础知识

IC设计基础（流程、工艺、版图、器件）

1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路

相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。

2、FPGA和ASIC的概念，他们的区别。

答案：FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一

个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计

制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点

3、什么叫做OTP片、掩膜片，两者的区别何在？

OTP means one time program，一次性编程MTP means multi time program，多次性编程OTP（One Time Program）是MCU的一种存储器类型MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。

4、你知道的集成电路设计的表达方式有哪几种？

数字和模拟门海门阵列FPGA ASIC CPLD

5、描述你对集成电路设计流程的认识。

答案：集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：

1．功能设计阶段。

设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环

境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软

件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设

计在电路板上。

2．设计描述和行为级验证

功能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现

这些功能将要使用的IP 核。此阶段将接影响了SOC 内部的架构及各模块间互

动的讯号，及未来产品的可靠性。

决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设

计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function simulation，或行为验证behavioral simulation）。

注意，这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果。

3．逻辑综合

确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。

综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑

电路时的参考依据。

硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要

因素。事实上，综合工具支持的HDL 语法均是有限的，一些过于抽象的语法

只适于作为系统评估时的仿真模型，而不能被综合工具接受。

逻辑综合得到门级网表。

4．门级验证（Gate-Level Netlist Verification）

门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路

是否符合功能需求，该工作一般利用门电路级验证工具完成。

注意，此阶段仿真需要考虑门电路的延迟。

5．布局和布线

布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC 的性能，尤其在0.25 微米制程以上，这种现象更为显著。目前，这一个行业仍然是中国的空缺，开设集成电路设计与集成系统专业的大学还比较少，其中师资较好的学校有上海交通大学，哈尔滨工业大学，黑龙江大学、东南大学，西安电子科技大学，电子科技大学，哈尔滨理工大学,复旦大学，华东师范大学等。这个领域已经逐渐饱和，越来越有趋势走上当年软件行业的道路。

模拟集成电路设计的一般过程：

1.电路设计

依据电路功能完成电路的设计。

2.前仿真

电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真。

3.版图设计（Layout）

依据所设计的电路画版图。一般使用Cadence软件。

4.后仿真

对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图。

5.后续处理

将版图文件生成GDSII文件交予Foundry流片。

6、简述FPGA等可编程逻辑器件设计流程。

https://www.360docs.net/doc/e818663089.html,/view/4aee844cfe4733687e21aaf0.html

7、IC设计前端到后端的流程和eda工具。

8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.

9、Asic的design flow。

1.使用语言：VHDL/verilog HDL

2.各阶段典型软件介绍：

输入工具：Summit ,ultraedit Summit 公司,ultraedit

仿真工具：VCS, VSS Synopsys 公司

综合器：DesignCompile, BC Compile Synopsys 公司

布局布线工具：Preview 和Silicon Ensemble Cadence 公司

版图验证工具：Dracula, Diva Cadence 公司

静态时序分析: Prime Time Synopsys 公司

测试：DFT Compile Synopsys 公司

3.流程

第一阶段：项目策划

形成项目任务书(项目进度，周期管理等)。流程：【市场需求--调研--可行性研究--论证--决策--任务书】。

第二阶段：总体设计

确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标,论证各种可行方案，选择最佳方式，加工厂家，工艺水准。

流程：【需求分析--系统方案--系统设计--系统仿真】。

第三阶段：详细设计和可测性设计

分功能确定各个模块算法的实现结构，确定设计所需的资源按芯片的要求，速度，功耗，带宽，增益，噪声，负载能力，工作温度等和时间，成本，效益要求选择加工厂家，实现方式，（全定制，半定制，ASIC，FPGA等）；可测性设计与时序分析可在详细设计中一次综合获得，可测性设计常依据需要采用FullScan，PartScan等方式，可测性设计包括带扫描链的逻辑单元，ATPG，以及边界扫描电路BoundScan，测试Memory的BIST。

流程：【逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级，RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真】。

第四阶段：时序验证与版图设计

静态时序分析从整个电路中提取出所有时序路径，然后通过计算信号沿在路径上的延迟传播，找出违背时序约束的错误(主要是SetupTime 和HoldTime),与激励无关。在深亚微米工艺中，因为电路连线延迟大于单元延迟，通常预布局布线反复较多，要多次调整布局方案，对布局布线有指导意义。

流程：【预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成】第五阶段：加工与完备

流程：【工艺设计与生产--芯片测试--芯片应用】

10、写出asic前期设计的流程和相应的工具。

11、集成电路前段设计流程，写出相关的工具。

先介绍下IC开发流程：

1.）代码输入（design input)

用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码

语言输入工具：SUMMIT VISUALHDL

MENTOR RENIOR

图形输入: composer(cadence);

viewlogic (viewdraw)

2.）电路仿真（circuit simulation)

将vhd代码进行先前逻辑仿真，验证功能描述是否正确

数字电路仿真工具：

Verolog： CADENCE Verolig-XL

SYNOPSYS VCS

MENTOR Modle-sim

VHDL : CADENCE NC-vhdl

SYNOPSYS VSS

MENTOR Modle-sim

模拟电路仿真工具：

***ANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools)

逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。

12、请简述一下设计后端的整个流程？

13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？

14、描述你对集成电路工艺的认识。

15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？

典型工艺：抛光、氧化、扩散、光刻、外延生长、气相淀积等

0.18、0.25是指工艺上刻蚀的最小线条宽度

16、请描述一下国内的工艺现状。

当前，国际先进的集成电路芯片加工水平已经进入90nm／12英寸，而且正向65nm水平前进，65nm以下设备已逐步进入实用，45～22nm设备和技术正在开发当中。在芯片制造技术领域的一个显著特点是，集成电路工艺与设备的结合更为紧密，芯片制造共性工艺技术的开发越来越多地由设备制造商来承担。目前，设备制造商的职责已经从单纯地提供硬件设备转变为既要提供硬件设备又要提供软件(含工艺菜单)、工艺控制及工艺集成等服务的总体解决方案，芯片制造技术越来越多地融入设备之中。

我国集成电路芯片制造技术水平与世界先进水平相差巨大。近年在全球市场兴旺发展大潮的带动下，我国集成电路产业投资加大，国际合作的大环境促进了产业从境外向我国大陆转移，中芯国际、上海华虹NEC等大型芯片制造企业已经具备大规模集成电路的生产能力。目前，我国8英寸晶片制造产能快速扩充，主流制造工艺水平为0.18μm。

虽然我国集成电路芯片制造业近年来大规模发展，但不容忽视的是，生产过程中所用到的设备基本都是从国外进口。以光刻机为例，我国集成电路生产线中的光刻机基本都足从欧美和日本进口，尤其是0.5μm以下的光刻机百分之百都来自国外。可喜的是，在“十五”计划期间，国家安排了集成电路专用设备重大科研专项，包括100nm分辨率集成电路光刻机、等离子刻蚀机和大倾角离子注入机，目前相关设备的研究已经取得成果，等离子刻蚀机、大角度离子注入机已完成项目验收，并被中芯国际批量采购。

17、半导体工艺中，掺杂有哪几种方式？1.外延2.离子注入3.热扩散

18、描述CMOS电路中闩锁效应产生的过程及最后的结果？

Latch-up 闩锁效应，又称寄生PNPN效应或可控硅整流器( SCR, Silicon Controlled Rectifier )效应。在整体硅的CMOS管下，不同极性搀杂的区域间都会构成P-N结，而两个靠近的反方向的P-N结就构成了一个双极型的晶体三极管。因此CMOS管的下面会构成多个三极管，这些三极管自身就可能构成一个电路。这就是MOS管的寄生三极管效应。如果电路偶尔中出现了能够使三极管开通的条件，这个寄生的电路就会极大的影响正常电路的运作，会使原本的MOS电路承受比正常工作大得多的电流，可能使电路迅速的烧毁。Latch-up状态下器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

19、解释latch-up现象和Antenna effect和其预防措施.

Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路

Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流

随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大

Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防

范是IC Layout 的最重要措施之一

Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。

以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外

部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间

形成低抗通路，Latch up由此而产生。

产生Latch up 的具体原因

? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。

? 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。

? ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。

? 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。

? Well 侧面漏电流过大。

防止Latch up 的方法

? 在基体（substrate)上改变金属的掺杂，降低BJT的增益

? 避免source和drain的正向偏压

? 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路

? 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。

? Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。

? 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能

? 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。

? I/O处尽量不使用pmos(nwell)

在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离

子束下的导体面积成正比。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N 隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。因此，天线效应（Process Antenna Effect，PAE），又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）”。

天线效应的消除方法

1）跳线法。又分为“向上跳线”和“向下跳线”两种方式，如图2（b）所示。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量。

在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除

天线效应。现代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用

向上跳线的方法消除。但当最高层出现天线效应时，采用什么方法呢？这就是下面要

介绍的另一种消除天线效应的方法了。

2）添加天线器件，给“天线”加上反偏二极管。如图2（c）所示，通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。

3）给所有器件的输入端口都加上保护二极管。此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI 设计不允许出现的。所以这种方法是不合理，也是不可取的。

4）对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。

在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、法 2 和法

4 结合使用来消除天线效应。

20、什么叫Latchup? Latch-up 闩锁效应，又称寄生PNPN效应或可控硅整流器

( SCR, Silicon Controlled Rectifier )效应。

21、什么叫窄沟效应?

1简介

当场效应晶体管的沟道宽度约等于源和漏结的耗尽层宽度时，即为所谓“窄沟道”器件。在器件结构的尺寸缩小时，不仅沟道长度变短，宽度也将按同比例在缩小，于是就会出现窄沟道器件。器件的阈值电压等性能因为沟道变窄而发生变化的现象即称为窄沟道效应——晶体管的阈值电压升高。

2理想模型

沟道变窄使阈值电压发生变化的物理本质是：栅电极的“边缘场”使得场氧化层下的表面耗尽区的空间电荷有所增加(即产生了额外电荷ΔQ)，则使阈值电压增大。当沟道宽度较大时，耗尽层向两侧的扩展部分可以忽略；但是沟道变窄时，边缘场造成的耗尽层扩展变得不可忽略，这样，耗尽层电荷量比原来计算的要大，

这就产生了窄沟道效应——使阈值电压会有一个增量。栅极宽度越小，ΔQ所占总空间电荷的比例也就越大，则NWE的影响就越大。基于这种边缘场的概念来计算NWE的阈值电压，有Jeppson简单模型和Akers模型等。因此，为了减小NWE，应该减薄栅SiO2层的厚度，以使边缘场减小。

3产生原因

对于VLSI中的实际小尺寸MOSFET而言，发生NWE的机理往往不是“边缘场”的关系，而是工艺问题所致：因为这里总有高剂量的场区离子注入，在退火时离子会产生侧向扩散，使得沟道区的有效杂质浓度升高，从而导致阈值电压增高。因此，在减弱窄沟道效应所采取的措施上，就需要从工艺技术方面来考虑。

4互补

NWE和SCE的互补

由于短沟道效应（SCE）将引起阈值电压下降，这正好与窄沟道效应的影响相反。因此在特殊尺寸条件下，二者可以相互补偿，从而可使得小尺寸器件的阈值电压与大尺寸器件的一样。

22、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？

MOS器件分为NMOS和PMOS,而CMOS是指互补的MOS管组成的电路，也就是PMOS,NMOS组成,NMOS是指沟道在栅电压控制下p型衬底反型变成n沟道，靠电子的流动PMOS是指 n型 p沟道，靠空穴的流动CMOS相比Bipolar，优点就是其功耗低，集成度高等等。当然Bipolar的驱动能力比CMOS强，目前BiCMOS

工艺就是结合了CMOS和Bipolar的优点。

耗尽型与增强型都属于MOS管（绝缘栅型场效应管）。前者在不加栅源电压时漏极和源极为耗尽层不能导通，而且工作是栅源电压只能是正向的；增强型则可以导通，栅源电压可正可负。

PNP、NPN是三极管输出的方式。原理就是PN结的结合方式。PNP是高电平输出，NPN是低电平输出，电流方向和电压正负不同。

23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？

P管

1）开始布局时，不要为了节省面积而把器件放置的过于紧密（主要是注意两个不同电位N阱之间的距离，根据情况可以把这样的管子分开放置），尽量把N管和P管分开。

2）PMOS管间距的问题（NWEL space）

①对于阱电位不同的P管，任何情况下，阱与阱之间的距离不得小于1.4um。

②对于阱电位相同的P管，不管是完全并联还是普通连接，只要它们的阱电位相同，都有两种排列方式，一种是根据规则使其间距大于等于0.6um，另一种则是使其边缘重合（这种情况应该是默认把管子做在同一个阱中）。

24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特性。

25、以interver为例,写出N阱CMOS的process流程,并画出剖面图。

26、

Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.

27、说明mos一半工作在什么区。

饱和区，MOS管是一个压控器件，理想情况下，Id电流只与Vgs有关。

28、画p-bulk 的nmos截面图。

29、写schematic note（？），越多越好。

30、寄生效应在ic设计中怎样加以克服和利用。

所谓寄生效应就是那些溜进你的PCB并在电路中大施破坏、令人头痛、原因不明的小故障。它们就是渗入高速电路中隐藏的寄生电容和寄生电感。其中包括由封装引脚和印制线过长形成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的寄生电容；通孔之间的相互影响，以及许多其它可能的寄生效应。理想状态下，导线是没有电阻，电容和电感的。而在实际中，导线用到了金属铜，它有一定的电阻率，如果导线足够长，积累的电阻也相当可观。两条平行的导线，如果互相之间有电压差异，就相当于形成了一个平行板电容器（你想象一下）。通电的导线周围会形成磁场（特别是电流变化时），磁场会产生感生电场，会对电子的移动产生影响，可以说每条实际的导线包括元器件的管脚都会产生感生电动势，这也就是寄生电感。

在直流或者低频情况下，这种寄生效应看不太出来。而在交流特别是高频交流条件下，影响就非常巨大了。根据复阻抗公式，电容、电感会在交流情况下会对电流的移动产生巨大阻碍，也就可以折算成阻抗。这种寄生效应很难克服，也难摸到。只能通过优化线路，尽量使用管脚短的SMT元器件来减少其影响，要完全消除是不可能的。

31、太底层的MOS管物理特***觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究。IC设计的话需要熟悉的软件: Cadence, Synopsys, Avant，UNIX当然也要大概会操作。

32、unix 命令cp -r, rm,uname。

cp-r 寄存器间copy

rm 删除remove

rm 的意义是 remove ，也就是用来删除一个档案。在 UNIX 中一个被删除的档案除非是系统恰好有做备份，否则是无法像 DOS 里面一样还能够恢复。所以在做 rm 动作的时候使用者应该要特别小心。

Uname,显示当前系统名(user name)

模拟电路

1、基尔霍夫定理的内容是什么？

基尔霍夫电路定律是集总电路的基本定律,它包括电流定律和电压定律.

基尔霍夫电流定律(KCL)指出:在集总电路中,任何时刻,对任一节点,所有流出节点的支路电流的代数和恒等于零.

代数和是根据流入还是流出节点判断的.流出为+,流入为-.对节点,I1+I2+...+In=0.

基尔霍夫电压定律(KVL)指出:在集总电路中,任何时刻,对任一回路,所有支路电压的代数和恒等于零. 上式计算是要指定一个回路绕行方向,支路电压参考方向与回路绕行方向一致,取+.反之,取-.

U1+U2+...+Un=0

2、平板电容公式(C=εS/4πkd)。

C=εr*S/4πkd

c电容

εr介电常数

π圆周率

k静电常数

d平行板距离

4、描述反馈电路的概念，列举他们的应用。

反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。

反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。

电压负反馈的特点：电路的输出电压趋向于维持恒定。

电流负反馈的特点：电路的输出电流趋向于维持恒定。

5、负反馈种类和负反馈的优点（上题）

6、放大电路的频率补偿的目的是什么，有哪些方法？

答1：频率补偿的目的是为了防止环路增益大于1的时候，相位裕度不够导致振荡；

一般补偿方法为：超前补偿、滞后补偿、米勒补偿等

答2：放大电路中频率补偿的目的有二：一是改善放大电路的高频特性，而是克服由于引入负反馈而可能出现自激震荡现象，使放大器能够稳定工作。在放大电路中，由于晶体管结电容的存在常常会使放大电路频率响应的高频段不理想，为了解决这一问题，常用的方法就是在电路中引入负反馈。然后，负反馈的引

入又引入了新的问题，那就是负反馈电路会出现自激震荡现象，所以为了使放大电路能够正常稳定工作，必须对放大电路进行频率补偿。

频率补偿的方法可以分为超前补偿和滞后补偿，主要是通过接入一些阻容元件来改变放大电路的开环增益在高频段的相频特性，目前使用最多的就是锁相环。

7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。

答：频率响应通常亦称频率特性，频率响应或频率特性是衡量放大电路对不同频率输入信号适应能力的一项技术指标。实质上，频率响应就是指放大器的增益与频率的关系。通常讲一个好的放大器，不但要有足够的放大倍数，而且要有良好的保真性能，即：放大器的非线性失真要小，放大器的频率响应要好。“好”：指放大器对不同频率的信号要有同等的放大。之所以放大器具有频率响应问题，原因有二：一是实际放大的信号频率不是单一的；；二是放大器具有电抗元件和电抗因素。由于放大电路中存在电抗元件（如管子的极间电容，电路的负载电容、分布电容、耦合电容、射极旁路电容等），使得放大器可能对不同频率信号分量的放大倍数和相移不同。如放大电路对不同频率信号的幅值放大不同，就会引起幅度失真；如放大电路对不同频率信号产生的相移不同就会引起相位失真。幅度失真和相位失真总称为频率失真，由于此失真是由电路的线性电抗元件（电阻、电容、电感等）引起的，故不称为线性失真。为实现信号不失真放大所以要需研究放大器的频率响应。

由于放大器件本身具有极间电容，以及放大电路中有时存在电抗性元件，所以，当输入不同频率信号时，电路的放大倍数将成为频率的函数，这个特性就是频率特性或者频率响应。分为幅频特性和相频特性。改变频响曲线就是改变其幅度和相位响应，可以通过外加RC，LC网络来改变其幅频特性和相频特性

8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。

一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级（输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放，只要一个密勒补偿。

由于运放开环增益很大，致使运放输出容易饱和，所以通常在电路中引入负反馈以减小其增益，扩宽频带。但是在低频或高频条件下，电路中的抗性原件不能被忽略，它们可能在某一频率处让原输入信号和反馈信号同相，只是净输入信号变大，使得负反馈变为正反馈，是电路产生自激振荡。这时我们需要进行频率补偿。集成电路中多用密勒补偿，在输入级和输出级跨接一个适当的电容，该电容可以等效成两个电容，一个在输入回路，一个在输出回路。这两个电容可以搬移原来的主极点的位置，使电路能工作在远离发生自激震荡的区域。补偿后的波特图可以根据原波特图，再改变主极点位置画出来。

9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。

10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。

Vic= (Y1+Y2)/2, Vid= Y1-Y2

Y1= Vic+ Vid/2

Y2= Vic- Vid/2

11、画差放的两个输入管。

12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。

13、用运算放大器组成一个10倍的放大器。

14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的

rise/fall时间。

15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC<

16、有源滤波器和无源滤波器的原理及区别?

无源滤波器：这种电路主要有无源元件R、L和C组成

有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。

17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。

18、选择电阻时要考虑什么？

从电路的原理图考虑：电阻的阻值大小和精度，熔点；电阻能承受的最大电流和最大的电压，电阻的功率。从生成的PCB考虑：电阻的封装，即是否满足实际安装的需要。

19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？

答：用N管。N管传递低电平，P管传递高电平。N管的阈值电压为正，P管的阈值电压为负。在N管栅极加VDD，在漏极加VDD，那么源级的输出电压范围为0到VDD-Vth，因为N管的导通条件是Vgs>Vth，当输出到达VDD-Vth时管子已经关断了。所以当栅压为VDD时，源级的最高输出电压只能为VDD-Vth。这叫阈值损失。N管的输出要比栅压损失一个阈值电压。因此不宜用N管传输高电平。P管的输出也会比栅压损失一个阈值。同理栅压为0时，P管源级的输出电压范围为VDD到｜Vth｜，因此不宜用P管传递低电平。

20、给出多个mos管组成的电路求5个点的电压。

21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。

22、画电流偏置的产生电路，并解释。

答：基本的偏置电流产生电路包括镜像电流源、比例电流源和微电流源三种。下面以镜像电流源电路为例进行说明：

该电路由两个完全相同的管子T0和T1构成，由于T0的管压降与其b-e间电压相等，从而保证T0工作在放大状态，因而它的集电极电流Ic0=βIb0。图中T0和T1的b-e间电压相等，所以它们的基极电流Ib0=Ib1，而由于电流放大倍数相等，集电极电流Ic0=Ic1。可见，由于这种电路的特殊接法，使Ic0和Ic1呈镜像关

系，故称此电路为镜像电流源。Ic1为输出电流。电阻R中的电流为基准电流。

23、史密斯特电路,求回差电压。

答：下图是用CMOS反相器构成的施密特电路：

因此回差电压为：

24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....)

25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。

答：主要由两种基本类型：电容三点式电路和电感三点式电路。

26、VCO是什么,什么参数(压控振荡器?)

答：即压控振荡器，是射频电路的重要组成部分。采用电压控制振荡回路中电容的电容量，进而改变振荡回路谐振频率，在谐振回路中多出了电控器件，比如变容二极管；变容二极管的电容随外加电压的改变而变化。用变容二极管作压控器件，改变其控制电压就可实现VCO振荡频率的调节。

27、锁相环有哪几部分组成？

锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率实施控制。

28、锁相环电路组成，振荡器（比如用D触发器如何搭）。

29、求锁相环的输出频率，给了一个锁相环的结构图。

30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。（未知）

31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。

32、微波电路的匹配电阻。

33、DAC和ADC的实现各有哪些方法？

答：实现DAC转换的方法有：权电阻网络D/A转换，倒梯形网络D/A转换，权电流网络D/A转换、权电容网络D/A转换以及开关树形D/A转换等。

实现ADC转换的方法有：并联比较型A/D转换，反馈比较型A/D转换，双积分型A/D转换和V-F变换型A/D转换。

34、A/D电路组成、工作原理。

A/D电路由取样、量化和编码三部分组成，由于模拟信号在时间上是连续信号而数字信号在时间上是离散信号，因此A/D转换的第一步就是要按照奈奎斯特采样定律对模拟信号进行采样。又由于数字信号在数值上也是不连续的，也就是说数字信号的取值只有有限个数值，因此需要对采样后的数据尽量量化，使其量化到有效电平上，编码就是对量化后的数值进行多进制到二进制二进制的转换。

35、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

答：和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

36、如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等。