最新4.1 基本触发器_图文.ppt
第四章 触发器
CP Q
SD
Q
RD
RD S R
干扰信号
1S C1 1R S CP R
Q
跳变
4-2-3. 主从触发器
主从RS RS触发器 一 . 主从RS触发器 1．电路结构
由两级同步RS触发器串联 由两级同步RS触发器串联 RS 组成。 组成。 G1～G4组成从触发器， 组成从触发器，
Q' Q' & G6 1 G9 从 触 发 器 Q Q
G1 &
&
G2
G3 &
&
G4
CP'
组成主触发器。 G5～G8组成主触发器。
CP 与CP’互补，使两个触 互补， 互补
发器工作在两个不同的时 区内。 区内。
主 G5 & 触 发 器 G7 &
&
G8
R
CP
S
主从触发器的触发翻转分为两个节拍： 主从触发器的触发翻转分为两个节拍：
2．工作原理
01
从 触 发 器 Q Q0 1 G2
CP'
0 Q'
主 G5 & 触 1 发 器 G7 & &
1' Q 1
&
0
S
G9
功能表
R Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 × × 功能 保持 置0 0 0 0 0 0 1 0 1 1 1 0 0
G6 1
0
G8
置1
0
R CP
1
S
1
1 1 1 1
不定
CP
G7、 G3、 G7、G8 G3、G4 封 锁
触发器完整ppt课件
1 RD 1
1 SD 0
输出变为：Q1 Q0
精品课件
(4-6)
输入RD=1, SD=0时 若原状态： Q1 Q0
Q0 0
& a
1Q 1 &
b
1 RD 1
0 SD 0
输出保持：Q1 Q0
精品课件
(4-7)
输入RD=1, SD=1时 若原状态：Q1 Q0
Q0 0
& a
1Q 1 &
b
1 RD 1 0
(4-31)
工作原理 F从关闭 F主打开
Q
Q
Q
Q
F从
R2 C S2
CP
Q
Q
F主
R1 C S1
输出反 馈到F主
0
1 CP 精品课件
(4-32)
工作原理 F从打开 F主关闭
Q
Q
Q
Q
F从
R2 C S2
CP
Q
Q
F主
R1 C S1
0
CP 精品课件
输出反 馈到F从
1
0
(4-33)
由此可见，主从触发器一个CP 只能翻转一次。 翻转时刻描述：
(4-26)
例：画出D触发器的输出波形。
CP D
Q
Q
精品课件
(4-27)
三、T´和T触发器
（1）T´触发器
Q
来一个时钟脉
冲翻转一次，
也叫计数器。
& c
Q &
d
&
&
a
b
R
精品课件
CP
S
(4-28)
工作原理 假设Q=0
第4章触发器
1 第4章 触发器 §4-1 概述§4-2 触发器的电路结构与动作特点 4-2-1 基本RS触发器 （1学时） 4-2-2 同步 RS触发器 （0.5学时） 4-2-3 主从触发器 一、 主从RS触发器 （0.5学时） 二、 主从JK触发器 （0.5学时） 4-2-4 边沿触发器 （0.5学时） §4-3 触发器的逻辑功能及其描述方法 （1学时） §4.4 集成触发器（自学）
【教学目的】触发器是时序逻辑电路的基本单元。本章的教学目的是让学生了解各种常用触发器（基本触发器、同步触发器、主从触发器、边沿触发器等）的电路结构和动作特点；掌握时钟触发器（JK、T、D触发器）的逻辑功能及其描述方法。 【教学重点】时钟触发器（JK、T、D触发器）的逻辑功能及其描述方法。
【教学难点】各种常用触发器的电路结构和动作特点。 【教学方法和手段】 多媒体课堂教学 【课外作业】 4.1，4.5，4.9，4.13 【学时分配】 共4学时 【自学内容】 触发器的动态特性、 集成触发器的应用 【教学内容】 见下
§4-1 概 述 2
数字电路: 分组合逻辑电路和时序逻辑电路两大类。 组合逻辑电路的基本单元是基本门；时序逻辑电路的基本单元是触发器 一.触发器的必备特点 1.具有两个能自行保持的稳态(1态或0态)； 2.外加触发信号时，电路的输出状态可以翻转； 3.在触发信号消失后，能将获得的新态保存下来。 二.触发器的分类 从电路结构不同分：1).基本触发器；2).同步触发器；3).主从触发器；4).边沿触发器 从逻辑功能不同分：1).RS触发器；2).JK触发器；3).T触发器；4).D触发器
§4.2 触发器的电路结构与动作特点
4.2.1基本RS触发器 一．用与非门组成的基本RS触发器 1．电路结构 将两个与非门的输入输出端交叉耦合就构成了一个基本RS触发器，如图4.2.1所示。它与组合电路的根本区别在于，电路中有反馈线。
第四章---触发器
为了克服主从RS触发器使用时必须遵循SR=0约束条件的缺点 而设计。
J=K=1时， Qn1 Qn 。
主从JK触发器特性表
J 0 0 0 0 1 1 1 1
K 0 0 1 1 0 0 1 1
Qn 0 1 0 1 0 1 0 1
Qn+1 0 1 0 0 1 1 1 0
功能说明 保持原状态 置0 置1 每输入一个脉冲 输出状态改变一 次
特点： ① 功能和同步RS触发器一样，只是主从RS触发器的翻转是在CP 由1变0时刻（CP下降沿）发生的。 ② CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响， 因此不会有空翻现象。
存在问题
(1) 主触发器仍存在空翻现象 (2) 仍需遵循约束条件SR=0
书例4.2.3
(2) 主从JK触发器
1 1
1 1
0 0
1 1
ห้องสมุดไป่ตู้
0 1
0 1
0 0
1* 1*
置0
输出状态不稳定
约束条件：SR=0
有时需在CP信号到来之前(CP=0)将触发器预先置成指定的 状态，为此同步RS触发器上还设有异步置位输入端和异步 复位输入端。正常工作时应使它们处于高电平。
2. 动作特点 电平触发：CP=1的全部时间内S和R的变化都将引起触发器 输出端状态的变化。所以，如果在CP=1期间R、S发生多次 变化，则触发器的状态也可能发生多次翻转。 在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。 空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作， 造成系统的误动作。 书例4.2.2
§4.2 触发器的电路结构与动作特点
一、基本RS触发器的电路结构与动作特点
1. 用或非门构成
4 - 1&3 触发器
4.4 触发器的触发方式
4.5 触发器的功能转换
8
4.2 触发器的逻辑功能
计算机科学与技术学院
1.基本RS触发器 2.同步D触发器 3.JK触发器 4.边沿控制的JK触发器 5.T触发器
9
4.2.1
基本R-S触发器
计算机科学与技术学院
1) 电路组成与符号
由两个与非门交叉耦合组成。 输入信号为S、R，输出信号为Q，Q
计算机科学与技术学院
4. 空翻问题
空翻现象： 同一同步控制信号/时钟脉冲作用期间，引起触发器 发生两次以致多次翻转的现象，叫空翻。
24
4.2.4 边沿控制的JK触发器
计算机科学与技术学院
边沿控制特性
输入信号仅在CP正跳变（或负跳变）时有效 可保证在一个CP期间，触发器状态最多变化一次 实现边沿控制的电路有主从、维阻、集成边沿等
数字系统逻辑设计 Digital System and Logic Design
主编：王维华、曲兆瑞 山东大学出版社
第四章 触发器
主讲人：李
新
山东大学 计算机科学与技术学院
逻辑电路
计算机科学与技术学院
组合逻辑电路
输出状态仅和当时的输
入状态有关，而与过去 输入状态无关
时序逻辑电路
输出状态不仅和当时的
-> -> -> -> -> -> -> ->
Q’=0 (保持) Q’=1 Q’=0 Q’=0 (置0) Q’=1 Q’=1 (置1) Q’=1 Q’=0 (取反)
22
④J=1,K=1
4.2.3 JK触发器
D触发器教程 图文
1
11 0 0 0
1
11 1 0 0
0
0 0 0
0
1 0 0
1
0 1 1 0 1 1
1
0 不用
注
保持
同步置0
同步置1
翻转
不变
异步置1 异步置0 不允许
2. TTL 边沿 JK 触发器 74LS112 (双 JK 触发器) • CP 下降沿触发 • 异步复位端 RD、异步置位端 SD 均为低电平有效
当 CP = 0 SR1
曾用符号
Qn1 Qn
国标符号
保持
当 CP = 1 SCP S1S RCP R1R
与基本 RS 触发器功能相同
特性表：
特性方程:
CP R S Q n Q n+1 注
Qn1SRQn
0 Q n 保持
RS0 约束条件
1000 1001 1010 1011 1100 1101
0 1，延迟时间为 tPLH 。 由于实际中翻转延迟时间相对于脉
G1 &
&
信信号号同不时同撤时消撤,出
冲的宽度和周期很小，故可视为0。 现消S不，确状定态状确R态定 设触发器初始状态为0：
S
S
R
R
Q
Q
Q
Q
三、现态、次态、特性表和特性方程
1. 现态和次态
现态Qn：触发器接收输入信号之前的状态。
次态Qn＋1：触发器接收输入信号之后的新状态。
1R
4
1SA
1Q
1SB 2R
74279
2Q
7
233SRSA74LS2793Q 9
3SB 4R
4-1基本RS触发器
约束条件: SD+ RD=1或SD · D=0 R
三、逻辑功能描述
触发器的逻辑功能，可用它的特性表、特互转化。 (一)特性表 触发器的原态(现态)和次态: 原态：触发器在接收信号之前所处的状态。用 Qn表示。 次态：触发器在接收信号之后建立的新的稳定 状态。用Qn+1表示。
第 四 章
集成触发器
第一节 基本RS触发器
● 教学内容 1. 基本RS 触发器电路组成和逻辑功能分析。 2. 基本RS触发器功能描述和应用实例。 ● 教学时数：2 学时。 ● 教学目标 1. 记忆基本RS触发器的逻辑符号和逻辑功能的描 述方法。
2. 能根据输入画触发器的输出波形。
● 教学重点： 触发器的功能及画输出波形。 ● 学习难点：逻辑功能分析。
Q=1 RD=1
Q=0 SD=1
Q=0
SD=0、RD=1
Q=1。SD称为置1端。
（二）触发器置0 （SD=1、RD=0） Q=× Q=1 RD=0 Q Q Q=0 SD=1 即使RD=0的输入信号消失 G& & G
1 2
Q=0 SD RD RD=1 Q=1
SD=1
Q=0
SD=1、RD=0
Q=0。RD称为置0端。
（三）触发器置保持状态不变 （SD=1、RD=1） 设原有状态Q=0、Q=1 Q G1 & SD Q & G2 RD
Q=1
SD=1 Q=0
RD=1
Q=1
设原有状态Q=1、Q=0
Q=0
SD=1
Q=1 Q=0
SD=1、RD=1
SD=1 Q=Q(原)（保持）
（四）触发器状态不确定 （SD=0、RD=0） Q G1 & SD Q & G2 RD 当SD=0、RD=0时，使 Q=Q=1，禁用。 特别在SD=RD=0的信号 消失后,触发器状态无法 确定. 注意：不定态发生在SD 、RD 同时由0变1时。
第4章 触发器
第四章触发器★主要内容1．基本触发器2．同步触发器3．边沿触发器4．时钟触发器的功能分类、功能表示方法及转换5．触发器的电气特性6．触发器的VHDL描述及其仿真★教学目的和要求1、熟练掌握基本RS触发器的电路组成和逻辑功能分析（会列真值表和画波形图）；2、掌握时钟脉冲控制的同步RS触发器的电路组成和逻辑功能（会列真值表、特性方程和画波形图）；3、熟练掌握D.JK边沿触发器的的工作特点及逻辑功能；正确区分电平触发和边沿触发的概念。
4、时钟触发器的功能分类、功能表示方法及转换；了解触发器的电气特性。
5、理解触发器的VHDL描述例子，会利用MAX+PLUS Ⅱ软件对触发器功能进行仿真，能根据仿真结果波形清楚各个触发器的功能。
★学时数：6学时★重难点重点：各种触发器的逻辑功能和触发方式。
难点：边沿JK、D触发器的结构。
第四章 触发器上一章学习了组合逻辑电路：（1）SSI 构成；（2）中规模部件构成。
全加器、比较器、译码器、数据选择器、编码器。
组合电路和时序逻辑电路是数字电路的两大类，时序电路具有记忆功能，它的某一时刻输出信号，不仅取决于当时的输入信号，而且还与电路原来状态有关。
触发器是构成时序电路的基本单元，因此，在学习时序电路之前，必需先掌握触发器（了解电路结构，掌握其功能和触发方式、熟悉逻辑符号等），特别是D 触发器和JK 触发器。
概述：1、触发器的基本要求：每个触发器都有两个互非的输出端Q 和Q ，如SR 触发器。
①触发器应有两个稳定的状态“0”态：0=Q ，1=Q ；“1”态：1=Q ，0=Q 。
稳定：触发器在没有触发信号作用下，维持原来状态不变。
②能够接收，保存和输出一位二进制信息“1”和“0”。
2、触发器的现态和次态现态n Q —— 触发器接收输入信号之前的状态 次态1+n Q —— 触发器接收输入信号之后的状态。
3、触发器的分类：① 基本触发器（没有时钟输入端）。
② 时钟触发器（有时钟脉冲输入端，触发器按时钟节拍动作）。