第3章 现代数字电子技术-原理图输入方法
数字电子技术课件
"1"的个数恒为奇数或偶数的编码方法,它是一种检 错码。
不同进制数的对照表
十进制数 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
二进制 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
八进制 0 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17
二进制除法运算
1.11
0101 1001 0101 1000 0101 0110 0101 0010
二、原码、反码和补码
原码：二进制数的正、负号用0和1表示。在定点运 算中，最高位为符号位(0为正，1为负)，以 下各位表示数值，这种方式表示的数码称为 原码。 如 +89 = （0 1011001） -89 = （1 1011001）
0001
9
1001
1101
2
0010
0011
10
1010
1111
3
0011
0010
11
1011
1110
4
0100
0110
12
1100
1010
5
0101
0111
13
1101
1011
6
0110
0101
14
1110
1001
7
0111
0100
15
1111
1000
三、美国信息交换标准代码（ASCⅡ）
ASCⅡ是一组七位二进制代码，共128个。 应用：计算机和通讯领域
数字电子技术基本第三版第三章答案解析
章组合逻辑电路第一节重点与难点一、重点:1.组合电路的基本概念组合电路的信号特点、电路结构特点以及逻辑功能特点。
2.组合电路的分析与设计组合电路分析是根据已知逻辑图说明电路实现的逻辑功能。
组合电路设计是根据给定设计要求及选用的器件进行设计，画出逻辑图。
如果选用小规模集成电路SSI，设计方法比较规范且容易理解，用SSI设计是读者应掌握的最基本设计方法。
由于设计电路由门电路组成，所以使用门的数量较多，集成度低。
若用中规模集成电路MSI进行设计，没有固定的规则，方法较灵活。
无论是用SSI或MSI设计电路，关键是将实际的设计要求转换为一个逻辑问题, 的要求即将文字描述变成一个逻辑函数表达式。
3.常用中规模集成电路的应用常用中规模集成电路有加法器、比较器、编码器、译码器、数据选择器和数据分配器等，重要的是理解外部引脚功能，能在电路设计时灵活应用。
4.竞争冒险现象竞争冒险现象的产生原因、判断是否存在竞争冒险现象以及如何消除。
二、难点:1.组合电路设计无论是用SSI还是用MSI设计电路，首先碰到的是如何将设计要求转换为逻辑问题,的真值表，这一步既是重点又是难点。
总结解决这一难点的方法如下:(1)分析设计问题的因果关系，分别确定输入变量、输出变量的个数及其名称。
(2)定义逻辑变量0、1信号的含义。
无论输入变量、输出变量均有两个状态状态代表的含义由设计者自己定义。
(3)再根据设计问题的因果关系以及变量定义，列出真值表。
2.常用组合电路模块的灵活应用同样的设计要求，用MSI设计完成后，所得的逻辑电路不仅与所选芯片有关，而且还与设计者对芯片的理解及灵活应用能力有关。
读者可在下面的例题和习题中体会。
3.硬件描述语言VHDL的应用VHDL的应用非常灵活，同一个电路问题可以有不同的描述方法，初学者可以先仔细阅读已有的程序实例，再自行设计。
三、考核题型与考核重点1.概念与简答题型1为填空、判断和选择;题型2为叙述基本概念与特点。
现代电子技术基础(数字部分)知识点
一、数电知识要点第一章 数制与编码1、码制：各种码制之间的转换(整数,小数)2、带符号数的原码、反码和反码3、二进制编码：自然二进制码、格雷码4、BCD 码：8421BCD 码、余三码等第二章 逻辑函数及其化简1、逻辑代数的基本运算及复合运算：与、或、非、与非、或非、异或、同或与运算： 全1得1，有0得0；或运算：有1得1，全0得0； 非运算：10 01==异或：相同得0，相异得1同或：相同得1，相异得02、逻辑运算基本公式及常用规则：1) 十个基本公式2) 逻辑运算常用规则：代入规则；反演规则；对偶规则3、逻辑函数表示方法1）真值表2）逻辑函数表达式：与或表达式；或与表达式；与非-与非表达式；或非-或非表达式；最小项表达式；最大项表达式（概念、性质、两者之间的关系）3）逻辑电路图(与电路分析设计结合)：由逻辑表达式到电路图；由电路图写逻辑表达式；4）卡诺图（化简：最多四变量）求逻辑函数的最简与或表达式和或与表达式第三章组合逻辑电路1、集成电路主要电气指标：输入/输出电压；输入/输出电流；噪声容限；扇出系数；输出结构：推拉式输出；开路输出；三态输出2、常用组合逻辑模块3-8译码器、数据选择器、加法器、数值比较器3、组合逻辑电路分析分析步骤：1）由给定的逻辑图逐级写出逻辑函数表达式；2)由逻辑表达式列出真值表；3)分析、归纳电路的逻辑功能。
4、组合电路的设计设计步骤：列真值表—写出适当的逻辑表达式—画电路图。
其中第二步写逻辑表达式时根据设计要求有所不同：1)用门电路设计：与或电路/与非-与非电路：卡诺图化简求最简与或表达式或与电路/或非-或非电路：卡诺图化简求最简或与表达式2)用3-8译码器+与非门设计：写最小项表达式3)用3-8译码器+与门设计：写最大项表达式4)用数据选择器设计：通过卡诺图降维得出数据选择器的各位地址信号Ai和各路数据Di的表达式5、逻辑险象的判别和消除第四章时序电路分析1、各类触发器的特性方程、约束方程、状态表、状态图(RS,JK,D)2、集成计数器74163工作原理、功能及应用（如何构成任意模的计数器、序列信号发生器）3、时序电路的分析1)由触发器构成的米里型/莫尔型同步时序电路的分析步骤：分析电路类型—写激励方程和输出方程—求次态方程—状态表、状态图—功能。
原理图输入设计方法与混合输入设计方法
原理图输入设计方法与混合输入设计方法实验报告一．实验名称原理图输入设计方法与混合输入设计方法二．实验目的学习QuartusⅡ的原理图输入设计方法与混合输入设计方法，通过1位全加器的设计与仿真过程进行训练。
三．实验原理先设计一个半加器，保存为元器件，然后建立一个顶层文件，调用之前的半加器，设计出全加器的电路，然后进行仿真，得出波形。
四．实验内容1.原理图输入设计方法1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计，首先为本设计创建新的工程，通过file->new菜单新建原理图文件，在原理图文件中编辑图一所示的半加器电路图（注意要给输入输出端口命名），编辑完成后存盘。
为了在全加器的顶层设计中能够调用半加器，必须将半加器设置成可调用的元件，全加器的原理图设计需要再新建一个原理图文件，编辑全加器电路图时，可通过在原理图编辑窗口的空白处双击鼠标左键调用此前创建的半加器元件符号，或者点击Symbol Tool按钮，在弹出的对话框中进行选择。
然后进行调试仿真。
2.VHDL语言与原理图混合输入设计方法这部分的工作是用VHDL语言设计替代第一步中的半加器原理图设计，即使用VHDL 语言实现半加器的设计，再将其设置成可调用的元件符号，而全加器的设计则通过调用半加器元件符号的原理图方式实现，这样就实现了VHDL语言与原理图混合输入的设计方法，然后再进行仿真。
五．实验数据1．半加器设计图2.半加器编译图3.全加器设计图4.全加器编译图5．波形图六．实验小结1.学会使用EDA设计电路进行仿真。
2.初步了解了底层设计与顶层设计，学会在顶层设计中调用底层设计的内容。
3.掌握了新的一种更加形象化的仿真方法。
数字电子技术基础3门电路
N沟道
VGS > VT > 0 D（几百欧）S
(开启电压）
断开
VGS < VT
D
S
导通
P沟道
VGS <VT < 0 D（几百欧）S (开启电压） 断开
VGS > VT
D
S
+VDD RD
D G
S
-VDD
D G
S
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3.3.2 CMOS反相器的电路(diànlù)结构和工 作原理
一、 CMOS反相器的电路结构和工作原理 +VDD
3V 0V
Y R
( uDF=0.7V )
ABY
00V 00V 0V0
00V 31V 2.31V 31V 0V 2.31V
31V 31V 2.31V
A Y
B
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§3.3 CMOS门电路
CMOS集成电路中，以金属-氧化物-半导体场效 应晶体管（ MOS场效应管）作为开关器件。
3.3.1 MOS管的开关特性
图3.3.14 输入端噪声容限示意图
精品资料
高电平噪声容限VNH为：VNH=
VOH（min）-VIH（min）
低电平噪声容限VNL为： VNL= VIL（max）-VOL（max）
图3.3.15 CMOS反相器输入噪声容限与VDD的关系 (a)不同VDD下的电压传输特性(tèxìng)(b)噪声容限随VDD的
1、MOS场效应管的类型(lèixíng)及特
性
增强型：
√ N沟道(ɡōu dào)增强型MOS管
P沟道增强型MOS管
耗尽型： N沟道耗尽型MOS管 P沟道耗尽型MOS管
精品资料
数字电子技术基础第三章逻辑门电路
数字电子技术基础第三章逻辑门电路
第一节 常见元器件的开关特性
3.MOS管的开关特性
A、MOS管静态开关特性
在数字电路中，MOS管也是作为 开关元件使用，一般采用增强型的 MOS管组成开关电路，并由栅源电压 uGS控制MOS管的导通和截止。
时间。
toff = ts +tf 关断时间toff：从输入信号负跃变的瞬间，到iC 下降到 0.1ICmax所经历的时间。
数字电子技术基础第三章逻辑门电路
第一节 常见元器件的开关特性
2.三极管的开关特性
B、晶体三极管动态开关特性
ton和toff一般约在几十纳秒（ns=10-9 s）范围。通常都
有toff > ton，而且ts > tf 。
0 .3V 3 .6V 3 .6V
1V 5V
3 .6V
数字电子技术基础第三章逻辑门电路
第三节 TTL和CMOS集成逻辑门电路
1.TTL集成逻辑门电路
3 .6V 3 .6V 3 .6V
2.1V
0 .3V
数字电子技术基础第三章逻辑门电路
第三节 TTL和CMOS集成逻辑门电路
1.TTL集成逻辑门电路
数字电子技术基础第三章逻辑门电路
❖ 2.教学重点：不同元器件的静态开关特性，分立元件门电路 和组合门电路，TTL和CMOS集成逻辑门电路基本功能和电气特 性。
❖ 3.教学难点：组合逻辑门电路、TTL和CMOS集成逻辑门4.课时 安排： 第一节 常见元器件的开关特性 第二节 基本逻辑门电路 第三节 TTL和CMOS集成逻辑门电路
《数字电子技术》PPT课件
称为集电极开路门，简称OC门。集电极开路门可以线与， 即将多个OC门的输出端连接起来。本节课的任务即是掌握 由TTL集电极开路门电路CT74LS03构成的线与功能逻辑 电路。
精选ppt
2
模块Ⅱ 数字电子技术
项目二 逻辑门电路基础
任务一 插装与调试OC门CT74LS03的“线与”功能
阻RC的数值，并将RC和电源UCC连接在OC门的输出端。
2. 功能与应用
（1）功能：实现正常的逻辑功能、提高输出驱动负载的能力、
转换TTL到其他电平、实现“线与”功能。外接上拉电阻R
的取值范围为几百至几千欧，接入外接电阻R后：
1）A、B不全为1时，uB1=1V，T2、T3截止，Y=1。
2）A、B全为1时，uB1=2.1V，T2、T3饱和导通，Y=0。
模块Ⅱ 数字电子技术
项目二 逻辑门电路基础
任务一 插装与调试OC门CT74LS03的“线与”功能
【学习目标】 1.熟悉集电极开路门（OC门）的逻辑功能。 2.掌握OC门的电路原理。 3.掌握由CT74LS03实现的线与功能电路的仿真调试。
精选ppt
1
模块Ⅱ 数字电子技术
项目二 逻辑门电路基础
任务一 插装与调试OC门CT74LS03的“线与”功能
输出Vo为低电平。如图
2-1-2所示。
图2-1-2 输入全为高电平时的情况
精选ppt
6
模块Ⅱ 数字电子技术
项目二 逻辑门电路基础
任务一 插装与调试OC门CT74LS03的“线与”功能
（2）输入有低电平时：
如uA=0.3V， uB= uC =3.6V，则
uB1=0.3+0.7=1V，VT2、 VT3截止，VT4导通。忽
电子教案数字电子技术第三章组合逻辑电路XX1
3rew
演讲完毕，谢谢听讲!
再见，see you again
2020/11/28
电子教案数字电子技术第三章组合逻 辑电路XX1
•解：（1）列出真值表：
（2）由真值表写出各输出的逻辑表达式为：
电子教案数字电子技术第三章组合逻 辑电路XX1
• 重新整理 得：
• （3）由表达式 画
• 出逻辑图：
电子教案数字电子技术第三章组合逻 辑电路XX1
• （4）增加控制使能标志GS ：
• 当按下S0～ S9
• 任意一个键 时，
• GS=1，表示 有
例4.3.1 试用8选1数据选择器74151实现逻辑函数：
解：将逻辑函数转换成 最小项表达式：
=m3+m5+m6+m7 画出连线图。
电子教案数字子技术第三章组合逻 辑电路XX1
（2）当逻辑函数的变量个数大于数据选择器的地址输入变 量个数时。 例4.3.2 试用4选1数据选择器实现逻辑函数： 解：将A、B接到地址输入端，C加到适当的数据输入端。 作出逻辑函数L的真值表，根据真值表画出连线图。
按内部连接方式不同，七段数字显示器分为共阴极和共阳极两 种。
2．七段显示译码器7448 七段显示译码器7448是一种 与共阴极数字显示器配合 使用的集成译码器。
电子教案数字电子技术第三章组合逻 辑电路XX1
电子教案数字电子技术第三章组合逻 辑电路XX1
•7448的逻辑功能： （1）正常译码显示。LT=1，BI/RBO=1时，对输入为十
如果想用与非门组成半加器，则将上式用代数法变换 成与非形式：
由此画出用与非门组成的半加器。
电子教案数字电子技术第三章组合逻 辑电路XX1
数字电子技术基础-第3章课后习题答案
第3章集成逻辑门电路3-1 如图3-1a）～d）所示4个TTL门电路，A、B端输入的波形如图e）所示，试分别画出F1、F2、F3和F4的波形图。
A1A234a)b)c)d)F1F2F3F4BAe）图3-1 题3-1图解：从图3-1a）～d）可知，11F=，2F A B=+，3F A B=⊕，4F A B= ，输出波形图如图3-2所示。
F1F2F3F4AB图3-2题3-1输出波形图3-2 电路如图3-3a ）所示，输入A 、B 的电压波形如图3-3b ）所示，试画出各个门电路输出端的电压波形。
1A 23b)a)AB图3-3 题3-2图解：从图3-3a ）可知，1F AB =，2F A B =+，3F A B =⊕，输出波形如图3-4所示。
F 1F 2F 3AB图3-4 题3-2输出波形3-3在图3-5a ）所示的正逻辑与门和图b ）所示的正逻辑或门电路中，若改用负逻辑，试列出它们的逻辑真值表，并说明F 和A 、B 之间是什么逻辑关系。
b)a)图3-5 题3-3图解：（1）图3-5a ）负逻辑真值表如表3-1所示。
表3-1 与门负逻辑真值表F 与A 、B 之间相当于正逻辑的“或”操作。
（2）图3-5b ）负逻辑真值表如表3-2所示。
表3-2 或门负逻辑真值表F 与A 、B 之间相当于正逻辑的“与”操作。
3-4试说明能否将与非门、或非门和异或门当做反相器使用？如果可以，各输入端应如何连接？解：与非门、或非门和异或门经过处理以后均可以实现反相器功能。
1）与非门：将多余输入端接至高电平或与另一端并联； 2）或非门：将多余输入端接至低电平或与另一端并联；3） 异或门：将另一个输入端接高电平。
3-5为了实现图3-6所示的各TTL 门电路输出端所示的逻辑关系，请合理地将多余的输入端进行处理。
b)a)AB=A B=+A BC DABC D图3-6 题3-5图解：a ）多余输入端可以悬空，但建议接高电平或与另两个输入端的一端相连；b ）多余输入端接低电平或与另两个输入端的一端相连；c) 未用与门的两个输入端至少一端接低电平，另一端可以悬空、接高电平或接低电平；d ）未用或门的两个输入端悬空或都接高电平。
数字电子技术第三章习题课
辽宁工业大学
电子与信息工程学院 电子信息工程教研室
第3章、门电路
一、本章内容： 逻辑门电路是各种数字电路及数字系统的基本逻辑单元。本章首先介
绍了半导体二极管和三极管的开关特性，同时介绍了TTL和CMOS两类集成 门电路的特性，即它们的逻辑功能和外部电气特性（包括电压传输特性、 输入特性、输出特性和动态特性等）。为便于合理选择和正确使用数字 集成器件，必须熟悉它们的主要参数，逻辑门使用中的接口问题以及其 他一些实际问题。
写出真值表。
DM
1
表题2.18
△ △ △
S1 S0
≥1
DN
EN 1
EN
输入
输
S1
S0
Y
0
0
0
1
1
DP
1
1
0
EN
&
图3.6
1
1
， 解： 在输入S1、S0各种取值下的输出Y见下表。
输入
S1
S0
输出 Y
0
0
Y DN
0
1
Y DP
信息工程学院 电子教研室
1
9
Y DM
第3章、门电路
解：Y1为低电平；Y2为高电平；Y3为高电平；Y4为低电平；Y5为低电平；Y6 为高阻态；Y7为高电平；Y8为低电平。
电子与信息工程学院
19
电子教研室
第3章、门电路
题3.15 说明图3.15中各门电路的输出时高电平还是低电平。已知他们 都是74HC系列的CMOS电路。
解：Y1为高电平；Y2为高电平；Y3为低电平；Y4为低电平。
解 (a) Y1 ABCDE (c) Y3 ABC DEF
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步骤9：设计顶层文件
(1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口
在顶层编辑窗中调出已设计好的半加器元件
(2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。
在顶层编辑窗中设计好全加器
(3) 将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。
1. 设计有时钟使能的两位十进制计数器
(1) 设计电路原理图。
用74390设计一个有时钟使能的两位十进制计数器
(2) 计数器电路实现
调出元件74390
从Help中了解74390的详细功能
(3) 波形仿真
两位十进制计数器工作波形
2. 频率计主结构电路设计
两位十进制频率计顶层设计原理图文件
两位十进制频率计测频仿真波形
（2）锁定引脚
选择EDA实验/开发设备GW48的实验结 构图NO.6；
用“键7”和“键8”分别作为A、B输入按键，
接PIO12和PIO13； 用“D8”和“D7”作为设计电路的进位CO 与和SO输出显示 接PIO23和PIO22 。
2.1.6 设计电路硬件调试
按实验板上的“模式选择”键，选择模式 NO.6，执行向EPF10K10编程下载配置后，按 动GW48实验板上的高低电平输入键“键7”和 “键8”，得到A、B不同的输入组合；观察“D8” 和“D7”发光二极管显示的结果是否正确。
然后选择此项， 将当前的原理图 设计文件设置成
工程
将当前设计文件设置成工程文件
注意，此路径指 向当前的工程！
步骤4：选择目标器件并编译
首先选择这里
器件系列选 择窗，选择 ACEX1K系列
根据实验板上的 目标器件型号选 择，如选EP1K30
注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示
（2）进入元器件选择窗
由此输入所需要的元件名 用户自己设置的元件库 基本逻辑元件库 老式宏函数元件库
参数可设置的强函数元件库 基本逻辑元件库中的元件
（3）图形编辑界面上构建原理图
半加器（h_adder.gdf）设计项目示意图
2.1.2 编译设计图形文件
设计好的图形文件一定要通过MAX+plusII的编译。 在MAX+plusⅡ集成环境下，执行“MAX+plus”菜单 下的“Compiler”命令，在弹出的编译对话框按 “START”键，即可对h_adder.gdf文件进行编译。
选择此项下 载方式
（3）设置编程下载方式
步骤7：编程下载
(1) 下载方式设定。
下载（配置） 成功！
（4） 向EF1K30下载配置文件
图4-18 设置编程下载方式
选择电路 模式为“6”
模式选择键
进位“co”为‘1’ 和“so”为‘0’
若键8、7 为高电平
步骤8： 包装元件入库
选择菜单“File”→“Open”，在“Open”对话 框中选择原理图编辑文件选项“Graphic Editor Files”，然后选择h_adder.gdf，重新打开半加器 设计文件，然后选择 “File”菜单的“Create Default Symbol”项，将当前文件变成了一个包装 好的单一元件(Symbol)，并被放置在工程路径指定 的目录中以备后用。
仿真，也称为模拟（Simulation），是对电路设 计的一种间接的检测方法。对电路设计的逻辑行为 和功能进行模拟检测，快速、全面的仿真尤为重要。
仿真包括编辑波形文件、波形文件存盘和执行 仿真文件等操作。
h_adder的仿真结果
3. 测频时序控制电路设计
测频时序控制电路 测频时序控制电路工作波形
4. 频率计顶层电路设计
频率计顶层电路原理图(文件：ft_top.gdf)
频率计工作时序波形
实验 8位十进制频率计的设计
实验目的：熟悉原理图输入法中74系列等宏功能元件的 使用方法，掌握更复杂的原理图层次化设计技术和数 字系统设计方法，完成8位十进制频率计的设计。
2.1.3 产生元件符号
在MAX+plusII集成环境下，执行“File”菜单 下的“Create Default Symbol”命令，将通过编译 的GDF文件产生一个元件符号，并保存在工程目录 中。元件符号可以被其他图形设计文件调用，实现 多层次的系统电路设计。
半加器元件符号
2.1.4 功能仿真设计文件
3. FPGA／CPLD开发方法和步骤
3.1 原理图输入法的基本设计步骤
——以 1 位全加器的设计为例
步骤1：为本项工程设计建立文件夹
注意： 文件夹名不能用中文，且不可带空格。
为设计全加器 新建一个文 件夹作工作库
文件夹名取为 My_EDA
注意，不可 用中文！
步骤2：输入设计项目和存盘
新建一个设 计文件
选择时序分析器
输入输出 时间延迟
打开延时时序分析窗
(10) 为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器
步骤6：引脚锁定
可选择发光管8 作为半加器的 进位输出“co”
选择实验电路结构图6
可选择发光管7 作为半加器的 和输出“so”
可选择键8作为半 加器的输入“a”
选择键7作为半加 器的输入“b”
原理说明：利用第2节介绍的2位计数器模块连接它们的 计数进位，用4个计数模块就能完成一个8位有时钟使 能的计数器；对于测频控制器的控制信号，在仿真过 程中应该注意它们可能的毛刺现象。最后按照第2节 中的设计流程和方法即可完成全部设计。
实验 8位十进制频率计的设计
实验内容1：首先按照本章第2节介绍的方法与流程，完 成2位频率计的设计，包括原理图输入、编译、综合、 仿真等。
1. MAX+plusⅡ的安装方法
1.3 授权（LICENSE）文件
复制CRACK名称为ALTERA.DAT的 LICENSE文件，到MAX+plus II的安装目录下 （如c:\maxplus2）。运行MAX+plus II，进入 MAX+plus II集成环境，选择"Option""License Setup"菜单，弹出一个对话框。按"Browse"按钮， 此时选择前面复制时进入的授权文件即可。
2.1 MAX+plus Ⅱ原理图输入的基本操作
编辑原理图
引脚锁定
编译设计文件
时序仿真
功能仿真
编程下载
产生元件符号
硬件调试
2.1.1 编辑图形设计文件
（1）图形编辑界面
执行“File”“New”命令，弹出编辑文件类型对话框， 选择“Graphic Editor file”后按“OK”。
MAX+plusⅡ的图形编辑界面
选择60微秒 比较合适
(6) 加上输入信号
用此键改变仿真 区域坐标到合适
位置。
点击‘1’，使拖黑 的电平为高电平
为输入信号设定必要的 测试电平或数据
(7) 波形文件存盘 保存仿真波形文件
(8) 运行仿真器
选择仿真器
运行仿真器
运行仿真器
(9) 观察分析半加器仿真波形 半加器h_adder.gdf的仿真波形
MAX+plusⅡ软件授权操作提示对话框
2. MAX+plusⅡ原理图输入法
用MAX+plus II的原理图输入设计法进行数字 系统设计时，不需要任何硬件描述语言知识，在 掌握了数字逻辑电路的基本知识后，即可使用 MAX+plus II提供EDA平台，设计数字电路。
为了方便电路设计，设计者首先应当在计算机 中建立自己的工程目录。例如，将自己的全部 EDA设计文件放在d:\myeda文件夹中，而为图形 编辑设计建立d:\myeda\mygdf文件夹，为VHDL 文本编辑设计建立d:\myeda\myvhdl等。
用此键选择左窗 中需要的信号 进入右窗
（3）列出并选择需要观察的信号节点
消去这里的勾， 以便方便设置 输入电平
在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾)
图4-9 列出并选择需要观察的信号节点
(4) 设置波形参量
选择END TIME 调整仿真时间
区域。
(5)设定仿真时间
(5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输 入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。
1位全加器的时序仿真波形
(6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。
设计流程归纳
MAX+plusII一般设计流程
2位十进制数字频率计设计
1. MAX+plusⅡ的安装方法
1. 1 安装
运行MAX+plus II目录中的Baseline\setup.exe以 完成安装；
1.2 遵守协议
安装成功后第一次运行MAX+plus II时会弹出 一个对话框提示遵守协议需要用鼠标将下拉条拉 到最后OK按钮才会点亮，然后选择OK按钮即可， 另外一种解决方法是按两次TAB键后OK按钮即 可点亮。
实验内容2：建立一个新的原理图设计层次，在完成实 验内容1的基础上将其扩展为8位频率计，仿真测试该频 率计待测信号的最高频率。
选择引脚 锁定选项
引脚窗
此处输入 信号名
此处输入 引脚名
注意引脚属性 错误引脚名将 无正确属性！
按键 “ADD”即可
步骤7：编程下载
再编译一次， 将引脚信息
进去
(1) 再编译1次将引脚信息编译进去
选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去