基于FPGA的数字电路实验报告

2.初步了解模块化设计的思想，理解累加器的工作原理，用硬件描述语言实现指定功能的累加器设计。
·4位累加器
1.设计方案
需要用两个模块，一个用来进行保存工作，即累加器，另一个用来实现数据相加，即加法器。这样即可每次把数据加到总和里，实现累加器的工作。
2.原理说明及框图
基本原理为书上的结构图。只要实现了两个主要模块，再用线网连接即可。
State1
0
0
State1
State10
State1
0
0
State10
Empty
State101
0
0
State101
State1010
State1
0
0
State1010
Empty
Empty
0
1
经过状态化简，上面状态已经为最简状态。
状态装换图：
在用HDL代码实现时，利用always块和case语句实现有限状态机。
答：用两个异或门，比较计数器的输出与一个加数的大小，若相等时则输出低电平到累加器的使能端，则可停止累加。
实验9序列检测器的设计
·实验目的
掌握利用有限状态机实现时序逻辑的方法。
1实验原理：
有限状态机（FSM）本质上是由寄存器和组合逻辑电路构成的时序电路。次态由当前状态和输入一起决定，状态之间的转移和变化总是在时钟沿进行。有限状态机分为Moore型和Mealy型。Moore型有限状态机输出仅由当前状态决定；Mealy型有限状态机输出由当前状态和输入同时决定。
·思考题
1.给出锁存器的定义，它与边沿触发器的区别是什么？
答：锁存器是一种对脉冲电平敏感的存储单元电路,它可以在特定输入脉冲电平作用下改变状态。边沿触发器只有在固定的时钟上升沿或者下降沿来临时改变状态。可以通过锁存器实现边沿触发器。
2.利用乘法器实现乘法操作，当乘法完成时，用哪些方法可以控制累加器停止累加？
4.仿真结果及分析说明
如图所示，仿真结果功能正确
5．管脚绑定
用模式1，其余键指定同上。其中输出p用灯管D2表示，g用灯管D3表示，功能正常。
3）8位超前进位加法器
1.设计方案
采用两单位四位超前进位加法器级联即可得到8位的加法器。
2.代码文件清单
Task13.v adder.v
3.仿真结果及分析说明
如图所示，结果正确
2.自行设计一个1位全减器。如何利用四位加法器实现一个4位全减器。
答：因为减法可以看做是加上一个数的相反数。所以只需对减数求反，再用加法器与被减数相加即可。
3.还有哪些方法可以消除竞争冒险？举例说明。
答：通常有三种消除的方法：
1)代数法
若两级门电路的与-或（或者或-与）逻辑表达式在某种输入情况下，变成 或者 形式，则该电路有险象存在。消除险象的方法是更改电路，消除产生 或 的条件。
我的想法是，做出一个修正值M[3:0]，另其第4位和第1位始终为0，若t0为1，则M的2，3位为1，否则为0.这样利用已经设计好的4位超前进位加法器始终给结果加上M即可。这个设计比较简单。
可以用下面的框图来表示（超前进位加法器用芯片表示）
3.代码文件清单
adder_4.v
BCD.v
Task15.v
4仿真结果
由此得到全加器的门级描述框图：
现在只需将4个加法器单位级联，即可得到4位逐次进位的加法器。
3.代码文件清单
Task11.v
4.仿真结果
如图所示，功能正常
5管脚绑定
用模式1电路，1键输入a，2键输入6，译码器5输出s。灯管D1代表进位，键7输入Ci，功能正常。
2）4位超前进位加法器
1.设计方案
按照指导书上给出的表达式可得：
设计一个5位的序列检测器。利用Mealy型状态机实现。
需要5个状态：
Empty:初始状态
State1:输入为1
State10:输入为10
State101:输入为101
State1010:输入为1010
状态转换表：
Present state
Next present
Output
0
1
0
1
Empty
Empty
门级：
模式6，clk用pin28，D输入端用键3，r对应键4，s对应键5，q1显示对应D1，q2对应D2。功能正常无误。
移位寄存器
1.设计方案
将触发器的输入与输出级联即可得到移位寄存器，这样每次有一个值输入时，第一个触发器就会读入一个值，下一个时钟脉冲沿来临时将这个值传递到下一个触发器，即形成了移位的效果。同时。同时设计load端可以直接从输入读数，以及异步清零端。
优点缺点逻辑清楚逻辑单元数目清晰可见节省资源与空间代码过长效率不高对于复杂的状态机问题很难实现行为级抽象级别高代码简洁容易实现不用涉及电路的具体实现方式无法了解电路详细结构可能导致资源浪费对电路难以实现宏观规划实验21hdb3编解码器设计实验目的掌握结构化设计方法理解系统级行为级设计思路理解hdb3码的原理并掌握hdb3编码器和解码器的设计方法
对于4位超前进位加法器，逻辑框图如下图所示。各个进位表达式与的 的关系如下所示：
其中 分别表示各个全加器的和信号与进位信号。
2.原理说明及框图
超前进位加法器使用更多的器件，要求所有进位端都能通过输入的两个加数和进位数直接表示出来，表达式如上图所示。直接转换为框图即可得到下图：
3.代码文件清单
Task12.v
2)卡诺图法
在卡诺图中，两个方格群之间只要有一条小边相邻（即两个方格群既不相重迭，彼此之间又有相邻的最小项），则称这两个方格群相接。有相接出现，对应的电路便有可能产生险象。为了消除这种电路的险象，在相接处加一个搭接块，就可以消除险象。
3)取样脉冲法
一般来说，有多个输入发生状态变化时，险象是难以完全消除的。当组合逻辑电路的过渡性冒险影响了整个系统的工作时，可以采用取样的办法解决。取样脉冲仅在输出处于稳态值的期间到来，以保证输出正确的结果，而在没有取样脉冲的期间，输出端的信息是无效的。
实验五D触发器设计
·实验目的
1．掌握时序逻辑电路的基本分析和设计方法；
2．理解触犯器的工作原理，用硬件描述语言实现触发器的门级设计。
·D触发器门级和行为级设计（具有异步清零功能）
1.设计方案
D触发器的门级设计较为简单，就按照指导书的图用与非门可以搭成。
D触发器的行为级设计也容易实现，只需要用Always控制语句进行操作即可。
对于状态机的实现方式，只需要做一个小小的改动，当现状态为1010时，若输入为1，此时不要回到状态101，而是回到状态0，这个状态机便不能重复检测序列了。
对移位寄存器的实现方式，当输出为1时，利用移位寄存器的clr清零端，让其清零，移位寄存器便回到了全0状态，相当于不能重复检测了。
2.说明行为级描述和门级描述的优缺点。
Task21.v
Task22.v
5.仿真结果及分析说明
加入冗余项之前：
加入冗余项BC之后;
说明加入了冗余项以后，成功消除了冒险险象。
·思考题
1.比较逐次进位加法器和超前进位加法器的区别。
答：主要区别在于，超前进位加法器可以直接根据输入确定每一位的输出，所以运算速度快，而这样消耗了更多的系统资源逐次进位加法器需根据每一位运算的情况确定进位，不过占用的系统资源更少。
·JK触发器
1.设计方案
直接用行为级设计，根据jk触发器的表达式为：
所以直接实现即可。
2.原理说明及框图
上图为jk触发器真值表，由此得到了其输出布尔方程。
其门级排布如下：
3.代码文件清单
Task34.v
4.仿真结果及分析说明
如图所示，功能正常
实验8累加器设计
·实验目的
1.掌握时序逻辑电路的基本分析和设计方法；
电路框图：
3代码文件：
Task5.v
4仿真结果：
5下载情况：
模式0，clk用键8手动输入，in用键6输入，reset键7，out输出采用译码器1。
功能正确无误。
·思考题
1.如果本实验内容要求输入序列不可以重复使用，所设计的序列检测器会不会变得更复杂？情说明原因。
答：如果按照我的设计思路，采用状态机设计或者是采用移位寄存器，都不会让实现变复杂。
答：
优点
缺点
门级
逻辑清楚，逻辑单元数目清晰可见，节省资源与空间
代码过长，效率不高，对于复杂的状态机问题很难实现
2.原理说明和框图
对于门级，直接按下面的图搭即可。
对于行为级，由功能表：
0
0
1
1
可以得到时序逻辑 ，然后就可以用行为级来描述。
3.代码文件清单
task31.v
task32.v
4.仿真结果及分析说明
行为级：
由上图看出，该触发器的逻辑行为正常，clr端可以正常控制复位。
门级：
5.下载情况
行为级：
用模式6，时钟clk用pin28，clr用键4，D输入端用键3，Q1输出采用D1灯管表示，Q2输出用D2表示。功能正常。
8位超前进位加法器
Total logic elements 16/5980
Total logic elements 32/5980
从速度上来比较，可以从仿真波形来看，8位逐次进位加法器出现了更多的延迟，而超前进位加法器从速度上快了很多，减少了几个ns的延迟。
5.下载情况
用模式1，输入与输出按键和显示的设计同上。功能正常。
3.代码文件清单
Dts.v
Adder.v
Task41.v
4.仿真结果及分析说明
由仿真结果知该累加器功能正常。
5.下载情况
采用模式0，clk用自带的pin28，clr用键7，en使能端用键8，co进位输出用D1表示，输入in用键1，输出用译码器5.经过验证功能正确。