实验——Xilinx_ISE操作流程
ISE10.1使用教程简介
ISE 10.1Steps1 new project (1)2 new source (3)3 run behavior simulation (5)4 ChipScope (7)5 Constraints (12)6 synthesize your design (13)7 implement your design (13)8 Generate Programming File (13)9Analyze Design Using Chipscope (13)1 new project1. 双击桌面Xilinx ISE10.1 快捷方式打开ISE 工程管理器（Project Navigator）。
2. 打开 Project Navigator 后，选择File → New Project ，弹出新建工程对话框，填写工程名字，工程存放发热位置。
注意，不要填写含有中文的名字，以免发生错误。
3.点击 Next 按钮，弹出器件特性对话框。
Device Family选择“Virtex2P”，Device选“XC2VP30 ，Package选择ff896，Speed选 -7”，其他选择如下图所示。
其中这些选择由按FPGA开发板的型号来决定的。
然后点击NEXT，继续单击Next 按钮，然后单击Finish按钮完成对工程的建立和基本设置。
2 new source1在工程的Source for下在的空白处单击右键选择New Source菜单2然后在弹出的对话框中选择Verilog Module，并且在右边的File name中输入你的模块名称，然后单击Next按钮。
2.这是一个设置输入输出端口的对话框，可以设置，也可以不设置。
一般选择不设置，直接点击NEXT，最后单击Finish按钮完成成对Verilog Module模块资源的添加。
3.双击Source for下面的.v文件（本实验双击counter.v）进入源代码编辑框中，并在里面编写Verilog源程序，然后点击保存按钮。
ISE开发流程 (2)
ISE10.1的使用流程1 .ISE简介ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了可编程逻辑器件开发的全过程，从功能上讲，完成CPLD/FPGA的设计流程无需借助任何第三方EDA软件。
下面简要说明各功能的作用：设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。
综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的Leonardo Spectrum和Synplicity公司的Synplify，实现无缝链接。
仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDL Bencher，同时又提供了使用Model Tech公司的Modelsim进行仿真的接口。
实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。
下载：下载功能包括了BitGen，用于将布局布线后的设计文件转换为位流文件，还包括了IMPACT，功能是进行芯片配置和通信，控制将程序烧写到FPGA芯片中去。
2 ISE的界面介绍2.1 ISE10.1的主窗口ISE的主窗口如图1所示。
其中左上角的窗口是源（source）文件窗，设计工程所包括的文件以分层的形式列出。
在该子窗口的下面是处理（process）窗，该窗口描述的是对于选定的设计文件可以使用的处理流程。
在ISE主界面最下面是脚本（transcript）窗，在该窗口中显示了消息、错误和警告的状态。
同时还有Tcl脚本的交互和文件中查找的功能。
在ISE的右边是多工作（workspace）区窗，该窗可以查看html的报告，ASCII码文件、原理图和仿真波形。
3.lab2_ISE软件的使用
≥ log 2 n
（2）四位双向环形计数器
module counter ( input wire clk , input wire reset_n , input wire slow_cnt, always @(posedge clk) input wire direction, if (~reset_n) temp <= 4'b1110; output wire [ 3 : 0 ] count_out); else if (en) wire cout1,cout2,en; case ( {direction,temp}) wire[25:0] en_cnt; 5'b0_0111: temp<= 4'b1011; assign en= ~slow_cnt || cout2 5'b0_1011: temp<= 4'b1101; div_n #(128,7) div_128( 5'b0_1101: temp<= 4'b1110; .cout(cout1), 5'b0_1110: temp<= 4'b0111; 128分频器实例： .cin(1'b1), 5'b1_0111: temp<= 4'b1110; n=128，counter_bit=7 .clk(clk)); 5'b1_1011: temp<= 4'b0111; div_n #(390625,19) div_390625( 5'b1_1101: temp<= 4'b1011; .cout(cout2), 5'b1_1110: temp<= 4'b1101; 390625分频器实例： .cin(cout1), default: temp<= 4'b1110; n=390625， .clk(clk)); endcase counter_bit=19 reg[3:0] temp; assign count_out=temp; endmodule
ISE使用教程(修改稿)
点击project菜单的New Source
设计输入
• 要完成这个计数器模块，可以在ISE自动生成的代 码框架基础上通过自己编写代码完成，也可使用 ISE的语言模板（ISE Language Template）工具 来完成。 • 选择Edit－＞Language Template或者通过点击工 具栏中最右端的灯泡按钮 来打开语言模板。 在语言模版（Language Template ）窗口中，有 很多Xilinx提供的参考代码片断，找到需要的 counter代码片断。
功能仿真
• 首先在 Project Navigator 中创建一个 testbench 波形源 文件该文件将在 HDL Bencher 中进行修改 • 1. 在工程项窗口Project Window的源文件中选中计数器 (counter.vhd) • 2. 选择 Project -> New Source • 3. 在新的对话框中选择新文件类型为 Test Bench Waveform， 键入文件名为counter_tbw • 5. 点击 Next • 6. 点击 Next • 7. 点击 Finish • 此时HDL Bencher 程序自动启动并等候你输入所需的时 序需求
语言模版工具界面截图
设计输入
从 VHDL 综合模板中选择 计数器模板(Counter Template) 并把它拖动或粘 贴到源程序 counter.vhd 的 begin 和 end 之间
粘贴修改后的
Counter.vhd
设计输入
保存counter.vhd即 完成了设计输入
1.将输入好的 VHDL保存
1.选中
2.双击 编写完成后保存
自动布局布线
1.选中
2.双击
XilinxISE仿真步骤
module test1_test1_sch_tb();
// Inputs
reg ina;
reg inb;
// Output
wire outb;
wire outa;
reg clk;
reg clk1;
// Bidirs
// Instantiate the UUT
XilinxISE仿真步骤
1.建好原理图,或VHD等. 选择
;
2.选择后出现如图;
3.新建测试文件:;
4.在里面输入需要仿真的输入信号,如红字;
// V erilog test fixture created from schematic D:\test\test1.sch - Fri Nov 05 11:14:37 2010
xilinx ise仿真步骤 1.建好原理图,或vhd等.选择 ; 2.选择后出现如图; 3.新建测试文件:; 4.在里面输入需要仿真的输入信号,如红字; // v erilog test fixture created from schematic d:\test\test1.sch - fri nov 05 11:14:37 2010 `timescale 1ns / 1ps module test1_test1_sch_tb(); // inputs reg ina; reg inb; // output wire outb; wire outa; reg clk; reg clk1; // bidirs // instantiate the uut test1 uut ( .ina(clk), .inb(clk1), .outb(outb), .outa(outa) ); // initialize inputs initial begin clk = 0; clk1 = 0; ina = 0; inb = 0; #50000; $stop; end always #10 clk = ~clk; always #200 clk1 = ~clk1; endmodule 5.选中测试文件,双击 ,,检查语法错误,成功后,双击 弹出仿真界面; 7.点击放大, 观察波形. 下载文档原格式( word原格式 ,共3页)
ISE10.1快速入门（实例）
ISE10.1快速入门（实例）ISE快速入门（Lab0）——秒表修改记录审核记录目录目录修改记录 (2)审核记录 (2)目录 (3)实验详细步骤 (4)实验详细步骤（一）启动ISE要启动ISE，双击桌面ISE图标或者从开始菜单中启动，依次选择开始?> 所有程序?> Xilinx ISE Design Suit 10.1 ?> ISE ?> Project Navigator，打开ISE工具；（二）创建工程项目(1) 在ISE窗口，依次选择File > New Project... ，然后看到New ProjectWizard窗口弹出(2) 在Project Name中输入clock(3) 在Project Location中浏览选择一个文件夹或者在输入栏中手工输入一个项目存放的路径（不能用中文路径），一个子目录clock会自动生成；(4) 在Top-Level Source Type下拉菜单栏目中图1：新建项目向导(5) 然后点击Next，切换到device properties页面对话框；(6) 在相应栏目中填入属性，具体如下所示：Product Category: All● Family: Spartan3E● Device: XC3S100E● Package:QT144● Speed Grade: -5● Top-Level Module Type: HDL● Synthesis Tool: XST (VHDL/Verilog)● Simulator: ISE Simula tor (VHDL/Verilog)● 确认Enable Enhanced Design Summary 已经被选中其他选项保留默认值完成之后项目设备属性对话框如下图所示：图2：项目设备属性(7) 点击Next，到创建新项目源文件对话框；图3：创建新的源文件（三）创建Verilog 模块源文件（1）在创建新的源文件对话框中点击New Source ,打开New Source Wizard 对话框；（2）在对话框的 Source type 中选择Verilog Module （3）输入模块文件名clock ；（4）确认Add to Project 按钮被选中；图4：选择新建文件类型（5）点击Next，弹出模块端口声明对话框，定义clock模块的端口声明如下：● Clk input● Reset input●Start input● Anodes output MSB：3 LSB：0●Cathodes output MSB：6 LSB：0MSB和LSB代表变量的最高位和最低位，这里Anodes的位宽为4，所以最高位为3，最低位都是0；Cathodes的位宽为7，所以最高位为6，最低位都是0；（6）点击next，检验新source模块文件设置如下图所示：（7）然后点击Finish完成创建新源文件向导；在创建新的源文件的窗口中点击Next（8）点击next，然后点击完成，就会在Workspace中看到包含clock模块的源代码文件，如图所示：（9）继续完成代码模块修改，在endmodule声明之前，添加下行代码到模块中；reg [21:0] Count;reg [3:0] Msec; //0.1sreg [3:0] Sec1; //秒个位reg [3:0] Sec2; //秒十位reg Flag; //0.1s进位标志//0.1s的计数器always @ (posedge Clk) beginif(Reset | (!Start) )Count <= 0;else if(Count == 24000_00) beginFlag <= 1'b1;Count <= 'd0;endelse beginFlag <= 1'b0;Count <= Count + 1'b1;endend//Msec从0计数到9时归零always @ ( posedge Clk ) beginif(Reset | (!Start) )Msec <= 4'h0;else if( Flag && (Msec==9) )Msec <= 4'h0;else if( Flag )Msec <= Msec + 1'b1;end//秒个位从0计数到9时归零always @ ( posedge Clk ) beginif(Reset | (!Start) )Sec1 <= 4'h0;else if( (Sec1==9) && (Msec==9) && Flag ) Sec1 <= 4'h0;else if( (Msec==9) && Flag )Sec1 <= Sec1 + 1'b1;end//秒十位从0计数到9时归零always @ ( posedge Clk ) beginif(Reset | (!Start) )Sec2 <= 4'h0;else if( (Sec2==5) && (Sec1==9) && (Msec==9) && Flag ) Sec2 <= 4'h0;else if( (Sec1==9) && (Msec==9) && Flag )Sec2 <= Sec2 + 1'b1;end//数码管显示控制reg [3:0] Anodes_r;reg [6:0] Cathodes_r;reg [15:0] Count2;//动态显示数码管位选always @ (posedge Clk) beginif(Reset | (!Start) ) beginAnodes_r <= 4'b1110;Count2 <= 0;endelse if(Count2==24000) beginAnodes_r <= {Anodes_r[2:0],Anodes_r[3]};Count2 <= 0;endelse Count2 <= Count2 + 1'b1;end//动态显示数码管段选always @ (posedge Clk) beginif(Reset | (!Start) )Cathodes_r <= 7'b1111111;else case(Anodes_r)4'b1110: begincase(Msec)0: Cathodes_r <= 7'b1000000;1: Cathodes_r <= 7'b1111001;2: Cathodes_r <= 7'b0100100;3: Cathodes_r <= 7'b0110000;4: Cathodes_r <= 7'b0011001;5: Cathodes_r <= 7'b0010010;6: Cathodes_r <= 7'b0000010;7: Cathodes_r <= 7'b1111000;8: Cathodes_r <= 7'b0000000;9: Cathodes_r <= 7'b0010000; default Cathodes_r <= 7'b1111111; endcaseend4'b1101: Cathodes_r <= 7'b0111111; 4'b1011: begincase(Sec1)0: Cathodes_r <= 7'b1000000;1: Cathodes_r <= 7'b1111001;2: Cathodes_r <= 7'b0100100;3: Cathodes_r <= 7'b0110000;4: Cathodes_r <= 7'b0011001;5: Cathodes_r <= 7'b0010010;6: Cathodes_r <= 7'b0000010;7: Cathodes_r <= 7'b1111000;8: Cathodes_r <= 7'b0000000;9: Cathodes_r <= 7'b0010000; default Cathodes_r <= 7'b1111111; endcaseend4'b0111: begincase(Sec2)0: Cathodes_r <= 7'b1000000;1: Cathodes_r <= 7'b1111001;2: Cathodes_r <= 7'b0100100;3: Cathodes_r <= 7'b0110000;4: Cathodes_r <= 7'b0011001;5: Cathodes_r <= 7'b0010010;6: Cathodes_r <= 7'b0000010;7: Cathodes_r <= 7'b1111000;8: Cathodes_r <= 7'b0000000;9: Cathodes_r <= 7'b0010000;default Cathodes_r <= 7'b1111111;endcaseenddefault Cathodes_r <= 7'b1111111;endcaseendassign Anodes = Anodes_r;assign Cathodes = Cathodes_r;（10）选择File > Save保存所有修改；现在你已经完成了创建clock模块的工作。
xilinx使用步骤
Xilinx软件使用步骤目录基本操作1. 打开xilinx2. open project3. New project4. 创建新的 .vhd文件5. 建立波形文件6. 综合7. 仿真8. 下载程序到电路板中需要注意的问题1.生成顶层原理图2.建立.ucf文件3. implement时出错的原因4.仿真时的问题基本操作1. 打开xilinx图1 打开xilinx界面2. open project图2 open project图3 查找要打开的.ise文件单击打开后，出现在左侧box中。
图4 open project3. New project顶层文件类型，原理图类型选Schematic，否则选择HDL；单击下一步，通过右侧value各项目，配置器件类型，即FPGA 型号。
注意：此处配置错误的话，综合时会出现放不下或者些不进去的错误。
配置完成后，单击下一步，出现创建源文件对话框如下图所示。
不需做设置更改，直接点击下一步，出现添加现有源对话框如下图所示。
不需做任何设置，直接单击下一步，出现New project information对话框，如下图所示。
确认信息无误后，单击完成，创建的新的project即出现在主页面左侧Sources in project中，如下图所示。
4. 创建新的 .vhd文件右击主页面左侧Sources in project中xc2s200-5pq208，在右键菜单中选择New source，如下图所示；出现New source对话框；左侧选择VHDL Module，右侧输入文件名，如下图所示，单击下一步；出现define vhdl source对话框，输入端口名，输入输出类型和MSB，LSB, 如下图所示，然后单击下一步，出现信息对话框，如下图所示，确认无误后，单击完成。
然后主页面如下图所示：5. 建立波形文件在主页面，编程之后保存。
在如下图所示位置右击.vhd文件，选择new source选项。
ISE安装现代电子技术综合实验
4.进入安装环境变量界面图4，保持默认, 选择“Next”。
图4 安装环境变量
选择安装路径
5.安装路径选择，如图5所示：单击Browse填写安装路径， 然后选择“Next”。
图5 安装路径选择
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安装信息确认
6.确认安装信息如图5，然后单击“Install” 。
图2 勾选许可条件
选择安装组件
3.在图3的安装组件选择窗中，选择“ISE Design Suite: System Edition” （包含Logic Edition, Embedded Edition , DSP Edition三个工具软件）, 再单击“Next”。
图3 ISE 安装组件选择
选择环境变量
（1）可选择申请免费Lisence文件，然后按照提示进入Xilinx网上注 册可正常使用。 （2）如果已有Lisence文件，在提示安装Lisence文件界面中，选择 “copy”一项，直接将文件复制到安装目录下即可。
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图6 安装信息确认
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数据安装及Lisence安装
7.接下来几个界面中，按提示保持默认项即可,完成安装。
8．Lisence文件安装。在安装完成后，运行“开始/程序/Xilinx ISE Design Suite 13.3/ISE Design Tools/Project Navigator.”。软件提示安装 Lisence文件。选下面的第（2）项，其Lisence选安装文件夹里的 xilinx_isecrc文件。
现代电子技术综合实验
（ISE软件安装）
XILINX ISE 14.5设计教程
点击“按钮”，直到出现窗口波形
仿真波形窗口
基于VHDL语言的ISE设计流程
--对该设计进行行为仿真
可以在控制台窗口，输入命令控制仿真的运行
输入run 1ms, 控制仿真运行时间到1ms
关闭整个仿真窗口,继续下面的设计, 为了将来在硬件上看到灯的变化所反映 的计数器的工作状态,需要在top.vhd设计文件,添加分频时钟部分代码,
FPGA硅片布局
基于VHDL语言的ISE设计流程
--查看布局布线后结果
CLB
连线
Slice 双击,展 开Slice
基于VHDL语言的ISE设计流程
--查看布局布线后结果
关闭FPGA Editor界面
基于VHDL语言的ISE设计流程
--下载设计到FPGA芯片
准备工作:
• 将HEP的USB-JTAG电缆分别和计算机USB接口及EXCD-1目标
点击“Next”按钮
基于VHDL语言的ISE设计流程
--创建一个新的设计文件
添加代码到top.vhd文件中
生成的top.vhd文件
基于VHDL语言的ISE设计流程
--创建一个新的设计文件
此处添加两条库调用语句
基于VHDL语言的ISE设计流程
--创建一个新的设计文件
此处添加端口声明语句
基于VHDL语言的ISE设计流程
基于VHDL语言的ISE设计流程
--对该设计继续添加代码
选中Implementation
选中top.vhd, 并点击打开该文件 ,准备添加代码
基于VHDL语言的ISE设计流程
--对该设计继续添加代码
添加内部信号量声明部分
添加分频时钟映射部分
XIlinx公司ISE软件使用中文说明
十分钟学会ISE声明本系列文档、软件的版权为Digital Power Studio工作组所有。
Digital Power Studio工作组保留所有权利。
欢迎转载，但请保留这段版权声明；请勿用于商业用途。
Copyright (c) 2004, Digital Power Studio. All rights reserved.HistoryRevision Date Issuer NotesRelease1.0 Mar 3, 2005 Badfish First目录概述 (4)实验目的 (4)软件准备 (5)流程介绍 (5)新建项目： (5)编写和导入代码文件 (8)调用Modsim进行仿真 (11)约束文件 (13)综合与实现 (15)下载 (16)十分钟学会ISE 概述这个文档主要帮助大家熟悉利用ISE进行Xilinx公司FPGA代码开发的基本流程。
主要是帮助初学者了解和初步掌握ISE的使用，不需要FPGA的开发基础，所以对每个步骤并不进行深入的讨论。
本文介绍的内容从新建project一直到下载到硬件观察现象为止，涵盖整个开发过程。
考虑到我们的开发一般以Verilog HDL或VHDL为主，在本文中未介绍原理图输入工具和IP核使用工具等。
这同时是出于为了使文章脉络更清晰，让大家更快地学会ISE的考虑。
关于这些专用工具，可以参看HELP或者其他文档。
为了有个更直观的理解，我们需要一个实验平台，在本文中，采用的是Digital Power Studio工作组FPGA SPARK1.1综合开发平台的Xilinx标准型开发系统。
如图1所示（图中为Altera子板，只需改成Xilinx的即可）。
在该开发系统中，所采用的芯片是SPARTAN II系列的XC2S200。
可以参看/solution/fpgaspark.htm中对该系统的介绍。
图1 FPGA SPARK1.1 外观图实验目的在如上系统中右边有一个128×64带背光的点阵型液晶。
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整体仿真时间 仿真精度 可选择时钟端口
例：板载Switch开关控制LED灯点亮
五、建立测试激励文件
6. 进行测试波形设置，编辑各输入端口波形,然后“save”保存
（蓝色阴影部分是时钟定义时给出的输入建立时间，前面灰色部分为定义的GSR时间，最后一行灰色是输出）
2008级
集成电路专业
黑龙江大学
2010-2011学年第1学期
《数字集成电路设计——实验》
卜
丹
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例：板载Switch开关控制LED灯点亮
（1）双击“View Synthesis Report”项，观察综合报告
2008级
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《数字集成电路设计——实验》
13
例：板载Switch开关控制LED灯点亮
三、建立源代码文件
2. 设置I/O口信息
端口位宽 选中任一端口对应的“Bus”项， 通过设定MSB和LSB位数，设定端口位宽 无设定则默认为1bit
端口名称
端口类型 定义输入输出端口
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《数字集成电路设计——实验》
2008级
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《数字集成电路设计——实验》
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例：板载Switch开关控制LED灯点亮
二、建立工程
1. 新建工程：“File/New Project”，然后点击“Next”
输入 工程名称
选择工程 存放位置
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例：板载Switch开关控制LED灯点亮
（2）双击“View RTL Schematic”项，观察寄存器传输级原理图如下图
双击该模块符号 可观察模块内寄存器传输级逻辑
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《数字集成电路设计——实验》
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例：板载Switch开关控制LED灯点亮
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例：板载Switch开关控制LED灯点亮
一、启动ISE软件,点击OK，进入操作界面
Sources窗口 （工程资源管理窗口）
HDL编辑器工作区
Processes窗口 （设计流程与操作步骤窗口）
Transcript窗口 （信息显示窗口）
《数字集成电路设计——实验》
卜
丹
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例：板载Switch开关控制LED灯点亮
六、进行仿真
3. 仿真成功后，弹出自动生成的测试激励文件（*.tfw）以及仿真结果图
单击该标签页查看仿真 结果，结果如图所示
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5. 查看工程总结页面，点击“Finish”按钮，完成工程的建立
(若发现错误，可点击“Back”按钮返回，进行重新设置)
Sources窗口中如图所示
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例：板载Switch开关控制LED灯点亮
三、建立源代码文件
例：板载Switch开关控制LED灯点亮
三、建立源代码文件
5. 键入相应的Verilog代码语句，将源代码文件内容补充 完整，并点击“save”保存
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例：板载Switch开关控制LED灯点亮
四、综合——源代码语法检查
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例：板载Switch开关控制LED灯点亮
三、建立源代码文件
2. 设置I/O口信息，如下图所示，然后点击“Next”
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例：板载Switch开关控制LED灯点亮
三、建立源代码文件
3. 点击“Finish”，完成Verilog源代码文件的建立
(若发现错误，可点击“Back”按钮返回，进行重新设置)
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例：板载Switch开关控制LED灯点亮
三、建立源代码文件
4. ISE自动弹出源代码文件，选择源代码视窗
源代码视窗
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Xilinx ISE
XUP Virtex-II Pro 开发系统简介
பைடு நூலகம்
XUP Virtex-II Pro 开发系统原理框图
2008级 集成电路专业 黑龙江大学 2010-2011学年第1学期 《数字集成电路设计——实验》 卜 丹 2
Xilinx ISE 软 件 简 介
ISE是集成综合环境的简称，是Xilinx 公司提供的一套工具集，其集成的工具可以 完成整个FPGA/CPLD的开发过程。ISE的工具 包分为综合工具、仿真工具、实现工具、辅 助设计工具和其他工具等5类。
1. 在“Sources”窗口中， “Sources for”中选择“Synthesis/Implementation”项
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四、综合——源代码语法检查
2. 在“Processes”窗口中，“Synthesize-XST”项“+”号展开程序 组，双击“Check Syntax”项,进行源代码语法检查；若语法 检查通过后为绿色
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六、进行仿真
1. 在“Sources”窗口中选择“Behavioral Simulation”,打开行 为仿真窗口，选择“*.tbw”测试激励文件
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五、建立测试激励文件
2. 新建窗口的左侧窗口中，选择“Test Bench WaveForm”，在 “File name”中输入所建立测试文件的名称，然后单击“Next”
输入文件名称
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新建Verilog源代码文件（底层文件）:三种方法
“Project/New Source” 在Source窗口中右键单击， 选择“New Source” 在Processes窗口中选择 “Creat New Source”项
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例：板载Switch开关控制LED灯点亮
五、建立测试激励文件
5. 弹出初始化时序对话框，在对话框中设置以下各选项，然后点击“Finish”
时钟类型：单时钟时序电路（Single Clock） 多时钟时序电路（Multiple Clocks） 组合逻辑电路（Combinatorial） 时钟触发类型：上升沿触发（Rising Edge） 下降沿触发（Falling Edge） 双沿触发（Dual Edge） 时钟信息：高电平时间（Clock High Time） 低电平时间（Clock Low Time） 输入建立时间（Input Setup Time） 输出有效时间（Output Valid Delay） 时钟偏移时间（Offset） “Global Signals”将影响“offset”项 若是异步设计， 则选择“Add Asynchronous Signal Support”， 然后选择“Next”按钮，进行异步时序参数设置
《数字集成电路设计——实验》
卜
丹
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例：板载Switch开关控制LED灯点亮
六、进行仿真
2. 在“Processes”窗口中单击“Xilinx ISE Simulation”左侧“+”号展开, 双击“Simulate Behavioral Model”项进行仿真
2008级
集成电路专业
黑龙江大学
2010-2011学年第1学期
《数字集成电路设计——实验》
卜
丹
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例：板载Switch开关控制LED灯点亮
五、建立测试激励文件
4. 在弹出的总结窗口中，点击“Finish”结束
(若发现错误，可点击“Back”按钮返回，进行重新设置)
2008级
集成电路专业
黑龙江大学
2010-2011学年第1学期
《数字集成电路设计——实验》
卜
丹
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