VHDL数字时钟设计

《EDA 》课程设计

VHDI 数 字时钟设计 电子信息与电气工程 12级 自动化（1）班 王廷弼 15设计题目：

系 部:

年

级:

班 级:

姓 名:

学

号:

VHDL数字时钟设计

1、功能介绍

1）具有时、分、秒计数显示功能，以24小时循环计时

2）时钟计数显示时有LED灯的花样显示。

3）具有调节小时、分钟及清零的功能。

4 ）具有整点报时功能。

2、总体方框图

3、性能指标及功能设计

1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分

――60进制计数，即从0到59循环计数，时钟一一24进制计数，即从0到23循环计数，并且在数码管上显示数值。

2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。

3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。

4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音

5)LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

4、方案选择

根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。

5、细化框图

根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应

系统细化框图：

6、编写程序、仿真和分析

1、秒计数器

1)VHDL语言描述程序

整

点

报

时