_2_1_7_维特比译码器结构优化设计与实现(1)

3 维特比译码算法与电路结构
Viterbi 译码器的结构主要包含 4 个基本组成部 分[2]：分支度量单元（BMU：Branch Metric Unit）、 加比选单元（ACS：Add Compare Select）、幸存路 径存储单元（SPM：Survivor Path Memory）和回溯
a 00 b 01 c 10
Bn,i, j
−
Bn,k , j
=
⎪⎧0;
Cij = Ckj
⎪⎩⎨− 2 ynCij + 2 ynCij ; Cij
≠
Ckj
（2）
去掉式（2）中公因子 2，分支度量值可简化为：
Bn,i, j
=
− ynCij
⇒
⎪⎧− ⎪⎩⎨+
yn ; Cij yn ; Cij
=a = −a
（3）
此时仅剩下一个负号，实际算法时可以不用计算负号，而直接将求路径度量值的最小值改为求欧
SMx：表示状态 x 的状态度量值，在这里 x 为 i、j、p、q。 BMxk：表示输入比特为 k（k 为 0 或 l）时，状态 x 的分支度量。这里 x 为 i 或者 j。
130
电路与系统学报
第 15 卷
蝶形单元关系如下：
（1）状态 i 来说，蝶型的状态转移关系为： j = i + 2N−2; p = 2i; q = 2i + 1
关键词：维特比译码器；加比选；蝶形单元；模归一化；回溯；单端口存储器
中图分类号：TN722
文献标识码：A
1 引言
随着现代通信技术的高速发展，对数据传输质量的要求在不断提高，为了提高信号在传输过程中
抵御各种信道损伤（如噪声、干扰以及衰落等）的能力，就需要对信号进行差错控制编码。差错控制
编码可分为卷积码和分组码两种，与线性分组码相比，卷积码充分利用了各组码间的相关性，具有信
1
1S
1
z(m1、m2 )
y(m1, m2 )
图 7 Modified comparator 结构图
第2期
董时华等：(2,1,7)维特比译码器结构优化设计与实现
131
mj
=
⎪⎧m j ; m j > 0
⎨ ⎪⎩m j
+
C 2
;mj
<
0
无符号数比较器（unsigned comparator）的输出满足：
（5）
（2）对于分支度量值： BM i0 = BM j1 =~ BM j0 ; BM i1 =~ BM i0
（6）
（3）对于状态度量值：
SM p = Min[(SM i + BM i0 ), SM j + BM j0 ]; SM q = Min[(SM i + BM i1), SM j + BM j1];
2's Complement
8
8 m1
Adder
8
Modified
Comparator
2's Complement
Adder
88
8 m2z(m1、m2 )
M U X
1
图 6 设计使用的 ACS 结构图
8 SMp Sp
8 m1 m2 8
1 m1p 1 m2 p 8 m1p
8 m2 p
unsigned comparator
m2
m1
0
（2）路径度量值之差是有界的。
可以证明每一时刻计算出的状态度量值的最大值和最小值间满
m1 m1
足关系：
α
∆max =| SM max − SM min |≤ mB
（8）
−C 2
m2
对 于 (2,1,7) 维 特 比 译 码 器 而 言 ， m = N -1 = 6 ，
m2
0
B = n × 7 = 2 × 7 = 14 ，则 ∆max = 84 < 128 。模归一化方法中，将状态 j
12
n
图 1 卷积码编码器一般形式
个比特有关，而且与前面连续的 N-1 个时刻输入的信息比特有
x0
关，此时编码器共有 2Nk 个状态，如果输入的信息序列长度为 输入序列
Lk+Nk（后 Nk 个码元全 0），则进入和离开每一个状态各有 2k
S0 S1 S2 S3 S4 S5 S6
条分支，2Lk 条不同的路径[1]。 维特比译码是一种最大似然译码算法，相比其它译码方法，
值，从而使调整后的当前状态最小度量为 0。然而这个方法的主要缺点是路径度量最小值的选取工作
在 N 比较大时（如 N=7）消耗的硬件开销成指数倍增大，功耗也会随之增加，同时整个过程不能并行 完成，降低了数据吞吐率。此时可以采用求模归一化[6]运算方法。
求模归一化的基本理论依据是 Viterbi 算法有两个特性： （1）译码输出只与路径度量值之差有关；
3.1 分支度量单元（BMU）的设计 路径度量单元用于计算实际接收到的码元与期望码元之间的差值。采用欧几里得距离度量[3,4,9]时，
如果在时刻 n 译码器接受到的软判决数据为 yn，卷积码编码输出为 Cij，则分支度量值表示为：
Bn,i, j = ( yn − Cij )2 = yn2 − 2 ynCij + Ci2j
t1 00
a
t2 00
a
t3 00
a
t4 00
a
t5
t6
00
a
a
11
11
11
11
11
b
b 11 b 11 b 11 b
00
00
00
10
10
10
10
01 c 01 c 01 c 01 c
d 11
01 d 10
01 d 10
01 d 10 d
图 3 (2,1,3)卷积码网格图
单元（TB：Trace Back）。下面将依次描述这些电路单元的具体实现方法和结构。
的计算，比较并选出幸存路径信息和相应新的幸存路径度量值。在完成状态度量的计算和幸存路径的
更新功能时，它的蝶型运算[5]单元包含了旧状态和新状态，四条相互关联的分支。蝶型运算的结构如
图 4 所示，当输入比特为‘0’时，那么状态 i 和 j 都走实线表示的上支路（BMi0，、BMj0）到达状态 p， 当输入比特为‘1’时，那么状态 i 和 j 则都走下支路（BMi1、BMj1）到达状态 q。
（1）
式（1）中 n 为时间节点，i，j 为 n 时刻任意的两种状态。因为维特比算法中决定幸存路径输出的是度
量值间的差值，度量值同时加减一个常量都不会改变度量值间的差值，所以只需关注度量值之差即可。
而对给定的时间节点 n，接收的输入码序列 yn 一定，只需考虑编码输出 Cij 的二进制表示情况。
当卷积码编码输出 Cij 表示为 a 和-a 形式时，分支度量值差值可以表示为：
（1. 中国人民解放军理工大学 通信工程学院，江苏 南京 210007；2. 东南大学 射频与光电集成电路研究所；江苏 南京 210096）
摘要：对于维特比译码器设计与实现时速度的制约问题，通过优化加、比、选各单元模块结构，采用模归一化路
径度量值和全并行的 ACS 结构，简化了 ACS 硬件实现的复杂度并极大地提高了运算速度，为了提高数据吞吐率，幸
存路径存储与回溯单元使用 4 块 SRAM 优化数据的存储、回溯和译码。利用 TSMC 0.18 逻辑工艺，实现了一种回溯
度为 64、3bit 软判决的(2,1,7)维特比译码器，在 1.98V，125℃操作环境下，使用 Design Compiler 逻辑综合后静态时序
分析，显示数据最大吞吐率为 215Mb/s,Astro 自动布局布线后的译码器芯片内核面积为 1.56mm2，功耗约为 103mW。
几里得距离的最大值即可。此时度量值表示为： Bn,i, j = ynCij
（4）
最终简化后的式（4）是具体实现电路的分支度量计算式，当 a 取值 1 时，即使用+1 和-1 分别表
示 0 和 1。采用 3bit 软判决量化，将由于信道干扰，到达译码器的信 号二进制编码 011、010、001、000、111、110、101、100 所对应的量 化电平分别定义为 3、2、1、0、-1、-2、-3、-4。此时支路度量值范
BMi0 5
将射线盘绕成一个周长为 C、直径为 C /π
SMi 8
的圆，每个 mj 对应圆周上的点 m j ，而点
m j 对应圆周上的角度为 2πm j / C 。度量值
m1
和
m2
间的差值满足
|
m1
−
m2
|≤
C 2
，且
BMj0 5 SMj 8
∆max
≤
C 2
。此时当
C
≥
2∆max
取值
C=256
时，
度量值归一化就等同于用 8 比特补码表示度量值，可以
y(m1,
m2
)
=
⎪⎧1, ⎨
m1
<
m2
⎪⎩0, m1 > m2
改进的比较器（Modified Comparator）的输出为：
满足：
z(m1、m2 ) = m1 ⊕ m2 ⊕ y(m1, m2 )
z(m1、m2
)
=
⎧1, ⎨
m1
⎩0, m1
< m2 > m2
（10）
（11） （12） （13）
3.3 幸存路径存储单元和回溯单元设计
第 15 卷 第 2 期 2010 年 4 月
文章编号：1007-0249 (2010) 02-0128-06
电路与系统学报 JOURNAL OF CIRCUITS AND SYSTEMS