半导体物理第3章

表面最低电势位置可以通过对φsf微分得到
对于Vds<<(Vbi-
φsl)情况， y0可以近似为L/2，则有
由
和
得
当l<<L时，可以得到:
SOI MOS器件的阈值电压漂移量与体硅器件的不同之处在于因子 和特征长度1,对于Cbox远小于 Csi和Cox情况，用体硅器 件耗尽层宽度xdep替代tsi，则两者相同。
' gs
根据沟道背面-氧化层边界处电通量的连续 性，可以得到
' Vgb − ϕ b ( x ) ∂ϕ x, y ε ox x =t si = ε tb ∂x si

V = Vgb − V fbb
' gb
由上可得：
C0 ( y ) = ϕ s ( y )
' ϕ s ( y ) − Vgs ε ox C1 ( y ) = ε si tf 2 C0 ( y ) + C1 ( y )t si + C2 ( y )t si = ϕ b ( y )
3 “中等”膜厚器件 所谓“中等”膜厚器件是指器件可根据 不同的背栅偏压条件呈现厚膜器件特性 或薄膜器件特性。
3.3 SOI MOS器件的阈值电压模型
器件模型是电路模拟的基拙，为了提高电路设 计效率、缩短设计周期，需要一个能够正确模 拟电路特性的电路模拟软件。 长沟道和短沟道SOI器件的模型，阈值电压、 亚阈值模型、强反型电流模型，考虑包括短沟 道效应和DIBL效应、漏致电导增强效应、沟道 长度调制效应、串联电阻效应、速度过冲效应 等二级物理效应模型，SOI器件的自加热效应 和浮体效应模型等。
5.工艺制备相应简单
SOI材料的制备虽然比体硅复杂，使得 SOI材料成本较高，但在SOI材料和体硅 上实现相同性能的器件结构时，SOI器件 不需要额外隔离所需的形成埋层和对扩 散等工艺步骤，所以SOI的工艺较为简单。
3.2 SOI器件种类
SOI MOSFET按硅膜厚度和膜中掺杂情况可 分为三种不同的类型:厚膜器件、薄膜器件和 “中等”膜厚器件。 1 厚膜器件 厚膜器件硅膜厚度较大，器件工作时前栅和 背栅界面处的耗尽层不互相交叠，它们之间 存在一块中性区。若将这一中性区(可称为硅 本体)经过一“体接触”接地，则厚膜器件工 作特性和体硅器件情况基本相同。
SOI器件中寄生电容减小，器件的工作速 度可大大提高，S0I结构良好的隔离使器 件的漏电流Il减小，静态功耗Ps=Il*Vdd很 小。其动态功耗PD由电容C、工作频率f 和电源电压VDD决定:PD=C*f*VDD2，而 S0I结构中寄生电容小，因此同等工作条 件下，SOI器件比体硅器件功耗小很多。
3.集成度提高
对于厚膜SOI器件(tsi>2xdmax )，正面和 背面耗尽区之间不产生相互作用，器件 的闭值电压表示式和体硅器件类似。 介绍全耗尽SOI MOS器件的阈值电压模 型，长沟道SOI器件的阈值电压模型，短 沟道SOI器件的阈值电压模型，硅膜厚度 对全耗尽器件阈值电压的影响。
1 长沟道SOI的阈值电压模型
第三章 SOI MOS器件 SOI (Silicon On Insulator)绝缘体上硅
3.1 特点与优势
1 寄生效应小 采用SOI衬底，可以制造准理想器件。器 件的完整介质隔离避免了体硅器件中存 在的大部分寄生效应。体硅MOS器件中大 多数寄生效应都起源于器件与衬底的相 互作用。
2.功耗减小，速度提高
与体硅器件相比，SOI电路中不需隔离阱 所占的面积，集成度大大提高。SOI技术 还特别适于同一芯片上集成高、低压电 路，因此具有很高的芯片面积利用率和 性价比。
4.抗辐射能力增强
SOI器件比同样性能的体硅器件所占的硅 岛面积大大减小，在同样的辐射计量下， 产生的少数载流子相应减少了3个数量级， 提高了器件的抗辐射能力。
求Voxb的高斯面
由 Vgs = ϕ s + Voxf + φmsf
Cox ϕ b − ϕ s qN At si Esf ( x) = −( − ) t si 2ε si 得：
V gs = φ msf − Qoxf Cox Qdep / 2 + Qinvf C si C si + (1 + )ϕ s − ϕb − Cox Cox Cox
ε ox C1 ( y ) + 2C 2 ( y )t si = ε si
' Vbg − ϕ b ( x )
tb
将C0(y),C1(y),C2(y)和背表面势代入 Poisson方程，可得；
d 2ϕ s ( y) 2 − λ ϕ s ( y) = β 2 dy 2(cbcsi + c f csi + c f cb ) 2 λ = 2 tsi csi (2csi + cb )
需要建立外φsb和外φsf 的关系，通过在 硅膜中求解一维泊松方程可以得到两者 的关系:
在正界面采用高斯定律，得到正界面垂直电场:
将上2式代入Poisson方程：
可以将上式进一步写为：
条件下解上方程： 在
其中：
φsL为长沟道器件前表面势，Vth0为长沟道器件阈值电压，Vbi为
源一体结和漏一体结的内建势，l为SOI器件的特征长度:
ϕ s ( y ) = Ae
− λy
+ Be − β / λ
λy
2
A = (Vb 1 + (1 − eλL ) )Vgs 2 sinh(λL))
[
]
B = [(V
b2
+ (e
− λL
− 1)Vgs 2 sinh(λL)
]
Vb1 = (Vbi + U )e λL − (Vbi + Vds + U )
部分耗尽
qN A xd max Vth = V fb + 2φ f + Cox
kT NA φf = ln( ) q ni
xd min =
Hale Waihona Puke 2ε si (2φ f + Vb ) qN A
全耗尽 2 ∂ ϕ qN A = 2 ∂x ε si
积分两次，得电势分布式：
qN A 2 ϕ b − ϕ s qN At si ϕ ( x) = x +( − )x + ϕs 2ε si 2ε si t si
上式左边第一项为沿y方向进人高斯箱的净电 通量，第二和第三项分别为进人高斯箱上边和 下边的电通量，右边为高斯箱中的总电荷。 沟道下方耗尽区中横向电场（y方向）在纵向 （x方向）的分布对器件性能的影响可以通过 拟合参数η1来反映，Esf(y)/η1是沟道中的平均 横向电场。 研究表明，η1与沟道掺杂和硅膜厚度关系不大， 对于给定工艺，可看作是常数，通过与实验数 据拟合得到。
βj =
qNA
ε si
− 2(Vgs −V fbf )
c f (csi + cb )
2 tsicsi (2csi + cb )
cb − 2(Vgb −V fbb ) 2 tsi (2csi + cb )
边界条件：
ϕ s (0) = Vbi
ϕ s ( L) = Vbi + Vds
Vbi = ( E g / 2) + Vt ln( N A / ni )
Cox
Qoxf：前界面固定电荷，Qinvf：前沟道反型电荷
求Voxf的高斯面
在前界面应用高斯定理：
Voxb = −
ε si Esf − qN At si + Qoxb + Qsb
Cbox
Qsb：背界面沟道电荷，Qoxb：背界面固定电荷
φmsf , φmsb ：前、背面功函数差
Vgs = ϕ s + Voxf + φmsf Vbg = ϕ b + Voxb + φmsb
所以，Vth与前、背栅之间的藕合有关 通常，背沟道处于积累或耗尽。
2 短沟道SOI阈值电压模型
（1）抛物线模型
∂ 2 ϕ x , y ∂ 2 ϕ x , y qN A + = 2 2 ∂x ∂y ε si
当漏端偏压Vds较小时，φ(x,y)在沟道的垂直方 向可以采用2次幂函数近似
总的阈值电压漂移为：
下图示出了不同沟道长度和漏端电压情况下器件阈值电压的模型计 算结果和实验结果。沟道掺杂浓度为1017 cm-3，两者吻合较好，说 明该模型准确反映了器件的短沟和DIBL效应。对于实验曲线，阈值 电压可以用线性外推法、恒定电流法或最大跨导法等方法提取。
ϕ ( x, y) = ϕ s ( y) + c1 ( y ) x + c2 ( y ) x
2
根据沟道正面-氧化层边界处电通量的连续 性，可以得到
∂ϕ x , y x=0 ∂x

=
ε ox ϕ s ( y ) − V ε si tf
' gs
V = Vgs − V fbf
厚膜器件对SOI材料要求不高，制作工艺 较简单，工艺很成熟，多用于制造功率 MOSFET，在军事和航天、卫星通信领 域也有很大的市场，因为它在恶劣的环 境下工作仍保持良好的电学特性。 两个明显的寄生效应，一个是翘曲效应 (Kink效应)，一个是器件源、漏之间形成 的基极开路NPN寄生双极型晶体管效应。
定义最低表面势等于费米势的2倍时对应 的正栅压为阈值电压Vth − η + η 2 − 4σξ Vth = 2σ
ξ = V b1V b 2 − sinh 2 ( λ L )( 2ϕ F + U ) 2
η =Vb1(e −1) +Vb2 (1−e ) + 2sinh (λL)(2ϕF +U)
2
−λL
由上式可见，高沟道掺杂浓度、低源漏掺杂浓度、 薄栅氧化层和薄埋氧化层、薄硅膜均有利于降低 短沟道效应和DIBL效应。 对于全耗尽SOI MOS器件，阈值电压易受硅膜厚 度变化的影响，对于很薄硅膜，难以保证硅膜厚 度均匀，需要考虑硅膜厚度浮动的影响。对于 Cbox远小于Csi和Cox可得：