DDR 测试系列之二—— 使用力科 WaveScan 技术分离 DDR2 的读写周期
DDR原理及物理层一致性测试
5 2020/6/9
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DDRI 拓扑结构
6 2020/6/9
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DDRII 拓扑结构
1K columns x 16K rows x 4 banks x 8 outputs = 512Mb
ODT
7 2020/6/9
Image courtesy of Micron Technology, Inc.
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Cursor Measurement - WRITE
WRITE using Cursors
A common method to measure timing…
38 2020/6/9
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DDR2 SDRAM
Read Data
Two data transfers per clock cycle
• ODT由EMRS enable/disable,具体ODT的值(例如50,75,150ohm)也由EMRS来设定。 ODT一般在chipset中无法设置，只能通过BIOS设置。 终结电阻由on-board改变 为on-chip.
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DDRII与DDRI的主要区别(Posted CAS)
31 2020/6/9
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DDR 写命令
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DDR 写命令
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DDR Command和Address的setup time
• 选取CS# 为低电平时，clock的上升沿相对于WE#的下降沿的delay为setup time （建立时间）
vivado下ddr3的读写和测试详解
vivado下ddr3的读写和测试详解最近博主在根据例程做ddr3的读写测试，发现根本看不到好吧，虽然之前博主做过SDRAM的读写测试，但是ddr3更加复杂，时序写起来很吃力，所以需要用到vivado下自带的ip核。
具体来看下面例化过程：1.在ip核下搜索mig 双击打开2.直接next 然后在当前界面修改你的ddr3ip核的名字这里博主是因为已经例化了ip核，所以名字不能修改，然后next3.这是要不要兼容芯片，不选，点击next4.勾选你的存储器类型，我的是ddr3，点击next5.这个配置比较多，第一个时钟为ddr3实际工作的时钟，然后选择你的内存型号，数据宽度即可，点击next6.然后输入时钟可能需要pll倍频得到，一般是200Mhz，这里注意看下最后一行的用户地址类型，它是由bank+row+column组成的，这个在后面的读写测试会进一步提到。
7.时钟选择不差分，然后参考时钟为用户时钟。
8.下面就是默认next，然后就是分配管脚了，这个你买的开发板一般都会提高ucf文件，直接复制就行。
然后next，生成。
以上就是ip核的简单例化过程，这个步骤网上有很多类似的，博主就不一一讲解了，把精力放在读写测试这块。
首先来看老三样：ip核用户界面下的控制命令，读和写这是控制命令，可以让用户来发送读或者写命令，需要注意的事只有当app_rdy和app_en同为高时才有效，命令被发出。
这里博主通过ila上电分析发现app_rdy为ip核自己产生的输出信号，但是它并不是一直都是高电平，所以在后续的读写测试时需要判断，至于怎么判断，我们后面代加上电分析。
上面是写命令，可以看到当add_wdf_wren和add_wdf_end同为高时数据才能有效被写进去，同时app_wdf_rdy也要为高。
需要注意的一点是，写数据和写命令此时不再有关系，为什么，因为写数据其实是通过fifo缓存，当写命令有效时，由于先进先出的特性会把它所对应数据给写入，当然这个很拗口，下面会给出示例上面的是读过程，可以看出当读命令发出后需要一个延迟读数据才会有效。
ddr规范
ddr规范DDR（Double Data Rate）内存是一种计算机内存技术，其规范是指DDR内存的设计和工作原理。
下面是DDR规范的一些基本要点：1. DDR内存的工作原理：DDR内存通过在每个时钟周期中传输两次数据来提高数据传输速度和带宽。
传统的SDR（Single Data Rate）内存每个时钟周期传输一次数据，而DDR内存在上升沿和下降沿两个时钟周期都传输数据，因此称为双倍数据速率。
2. DDR内存的频率：DDR内存的频率表示每秒传输的数据次数。
常见的DDR内存频率有DDR2、DDR3和DDR4，分别代表第二、第三和第四代DDR内存。
DDR内存的频率越高，数据传输速度和带宽越快。
3. DDR内存的带宽和容量：DDR内存的带宽是指单位时间内传输的数据量，它取决于DDR内存的频率和数据位宽。
DDR内存的容量是指内存模块能够存储的数据量，常见的DDR内存容量有1GB、2GB、4GB等。
4. DDR内存的时序：DDR内存的时序是指内存模块和主板之间传输数据的时序要求。
时序包括CAS延迟（CL）、RAS预充电时间（tRP）、行到列延迟（tRCD）等参数。
较低的时序参数表示内存响应速度更快，但需要更高的工作电压和稳定性。
5. DDR内存的供电电压：DDR内存需要一定的电压来正常工作，常见的供电电压为1.8V（DDR2）、1.5V（DDR3）和1.2V（DDR4）。
供电电压的选择与DDR内存的频率和性能密切相关。
6. DDR内存的物理接口：DDR内存与主板之间通过物理接口连接。
常见的DDR内存物理接口有DIMM（Dual In-line Memory Module）和SODIMM（Small Outline Dual In-line Memory Module）。
DIMM适用于台式机内存扩展，而SODIMM适用于笔记本电脑和小型计算机。
7. DDR内存的兼容性：DDR内存具有向下兼容性，即较高代的DDR内存可以与较低代的DDR内存插槽兼容。
最新有关DDR DDR2 DDR3内存频率的问题详解教学内容
DDR2可以看作是DDR技术标准的一种升级和扩展：DDR的核心频率与时钟频率相等，但数据频率为时钟频率的两倍，也就是说在一个时钟周期内必须传输两次数据。
而DDR2采用“4 bit Prefetch(4位预取)”机制，核心频率仅为时钟频率的一半、时钟频率再为数据频率的一半，这样即使核心频率还在200MHz，DDR2内存的数据频率也能达到800MHz—也就是所谓的DDR2 800。
目前，DDR2内存分为DDR2 400和DDR2 533，还有DDR2 667和DDR2 800，其核心频率分别为100MHz、133MHz、166MHz和200MHz，其总线频率(时钟频率)分别为200MHz、266MHz、333MHz和400MHz，等效的数据传输频率分别为400MHz、533MHz、667MHz和800MHz，其对应的内存传输带宽分别为3.2GB/sec、4.3GB/sec、5.3GB/sec和6.4GB/sec，按照其内存传输带宽分别标注为PC2 3200、PC2 4300、PC2 5300和PC2 6400。
PS:不列颠应该是britain,如果指英国应该说UK，光说English其他人会不高兴的，比如irish,welsh。
DDR3与DDR2的不同之处1、逻辑Bank数量DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。
而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
2、封装（Packages）DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA 封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。
并且DDR3必须是绿色封装，不能含有任何有害物质。
3、突发长度（BL，Burst Length）由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。
基于FPGA的DDR2存储器控制器设计_河北科技大学.
毕业设计学生姓名:洪雷学号: 09xxxxxxxx 专业:电子科学与技术题目:基于FPGA的DDR2存储器控制器设计指导教师:安国臣(讲师评阅教师:武瑞红(副教授2013年6月毕业设计中文摘要随着消费电类电子产品以及便携式通讯产品向多功能、高性能和低功耗方向的飞快发展,而随之带来的是对大量的数据处理,而产品的系统对其主要的存储设备的要求也越来越高。
目前,DDR2凭着其及其高的数据传输速率和低廉的成本则越来越多的被用到一些高档类的消费类电子和便携式产品中。
对DDR2 SDRAM的控制器处理的设计变得也就非常有必要。
使用FPGA技术设计数字电路,不仅可以简化设计过程,而且还可以减低整个系统的体积和成本,增加系统的可靠性。
本次设计则使用Altear公司的Cyclone V 代器件,经行开发的最小系统。
本次设计使用的是Mircon公司的MT47系列的芯片,借助Altera公司提供的IP 核所自动生成PHY接口。
由于DDR2的读写驱动的要求,多次设计了电压的要求。
本文对DDR2 SDRAM基本结构和原理进行了简单的介绍。
并且阐述基于FIFO和PHY接口的DDR2设计方法。
关键词DDR2 FPGA 存储器控制器 FIFO毕业设计外文摘要Title DDR2 Memory Controller Design based on FPGAAbstractAs consumer electric class electronic products and portable communication products to multi-functional, high performance and low power consumption direction of rapid development, and then brings about a lot of data processing, the product of the system to the main storage device requirements more and more higher. At present, the DDR2 with its and high data transfer rate and low cost are more and more used in some high-end consumer electronics and portable products. Processing of DDR2 SDRAM controller design becomes and is very necessary.Digital circuit design using FPGA technology, not only can simplify the design process, but also can reduce the size and cost of the whole system, increase the reliability of the system. This design USES Altear company Cyclone V generation device, the smallest system development. This design USES the Mircon MT47 series chips, and IP core provided by Altera corporation how can automatically generate the PHY interface. Driven requirements due to DDR2, speaking, reading and writing, and design the voltage requirements for many times.in this paper, the basic structure and principle of DDR2 SDRAM has carried on the simple introduction. And in this paper, the DDR2 design method based on FIFO and PHY interfaceKey Words DDR2 FPGA memory controlle FIFO目录1 绪论 (12 动态随机存储器 (32.1 同步动态随机存储器原理与结构 (32.2 双倍动态随机存储器原理与特点 (32.3 DDR2随机存储器的简介 (43 可编程逻辑器件原理 (73.1 FPGA原理 (73.2 FPGA结构 (73.3 FPGA器件开发的优点 (94 外围电路设计 (114.1芯片的选择和介绍 (114.2 FPGA电源设计 (154.3 FPGA时钟和复位设计 (164.4 FPGA的配置设计 (175 软件设计与仿真 (185.1 FPGA的设计开发流程 (18 5.2 系统设计软件介绍 (195.3 VHDL语言的介绍 (195.4 系统设计 (20结论 (29致谢 (30参考文献 (311 绪论随着大规模、甚大规模的集成电路的设计技术的飞速发展,科技的日益更新,跟随而来的是各种的芯片的弄能不段的变复杂,而同时,数字产品例如掌上电脑、网络设备、音频设备、高清电视等,对高性能的内存的需求也越来越高。
ddr2参数详解
ddr2参数详解DDR2 controller的参数设置Memory setting:Output clock pairs: 差分时钟CK、CK#的对数，这⾥为1对，被两⽚当ddr2公⽤Total Memory chip selects: ⽚选信号CS的个数，这⾥为1个，被两⽚ddr2公⽤Total Memory interface DQ width: DQ信号的总数，这⾥为32Memory burst length: 突发读取长度，ddr2 HPC⽀持4、8两种，这⾥选择4。
需要注意的是，如果选择为半速接⼝，本地的突发长度是接⼝处得四分之⼀，如果是全速接⼝，本地的突发长度是接⼝处的⼆分之⼀。
Memory burst ordering:⽀持sequential和interleaved（交叉）两种，这⾥选择sequential。
Enable the DLL in the memory devices：Memory drive strength setting:Memory on-die termination(ODT) setting: handbook的glossory中的解释是A memory vendor device feature equivalent to Altera’s OCT.它是为了信号完整性在ddr2 SDRAM内建的终端匹配电阻，典型值有75、150、50om，查阅ddr2 SDRAM⼿册，这个值是由EMR（Extended Mode Register）命令确定的，并且该值要与FPGA的OCT相等。
这⾥选择50om，详细内容参考我找到的资料ODT function on DDR2 SDRAM。
Memory CAS latency setting: handbook中的定义是Sets the delay in clock cycles from the read command to the first output data from the memory.它也是与DDR2 SDRAM器件有关的参数，简称CL，它是由DDR2 SDRAM的模式寄存器中的被编程的值决定的，这⾥设为4。
DDR基础与应用
DQS
DDR 性能参数
每个内存都会注明这三个参数值，大家应该很明显 看出有三个参数对内存的性能影响至关重要. tRCD, CL, tRP。
其他参数：tRAS
DDR read cycle
tRCD
tRCD: ，在发送列读写命令时必须要与行有效命 令有一个间隔，这个间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟）. 广义的tRCD以时钟周期（tCK，Clock Time）数 为单位，比如tRCD=2，就代表延迟周期为两个时 钟周期，具体到确切的时间，则要根据时钟频率 而定，对于DDR2-800，tRCD=5，所以 delay=2*5/80Mhz=12.5 nS。 我们IC对应reg: 1209h[3:0]
改善DQS phase 的方法(2)
7, 改变damping 电阻值.
HQ的建议: (建議DQ group 一個值，DQS同一個值，CLK 同 一個值)
(1), 先只改CLK damping 電阻，改大或改小都可以試試看 (2), 若step 1有改善，則保留，若無，則換回原來的值 (3), 改變DQS的值，合理範圍22-75R，改大或改小看看
1237[7:6],data pad driving strength 1237[5:4],address pad driving strength 1237[3:2],DQS pad driving strength 6,123Ah[3:0],pad trigger level. 一般=0xC3,可以减到0xC2.
CL
在选定列地址后，就已经确定了具体的存储单 元，剩下的事情就是数据通过数据I/O通道（DQ） 输出到内存总线上了。但是在CAS发出之后，仍 要经过一定的时间才能有数据输出，从CAS与读 取命令发出到第一笔数据输出的这段时间，被定 义为CL（CAS Latency，CAS潜伏期）。由于CL 只在读取时出现，所以CL又被称为读取潜伏期 （RL，Read Latency）.
lpddr4 相位差方式分离读写
LPDDR4 相位差方式分离读写1. 什么是 LPDDR4？LPDDR4（Low Power DDR4）是一种低功耗双数据率第四代随机存取存储器（SDRAM）标准。
它是DDR4 SDRAM的低功耗版本，特别设计用于移动设备，如智能手机、平板电脑和便携式电脑等。
LPDDR4具有高带宽、低功耗和低延迟的特点，使其成为移动设备中非常重要的内存解决方案。
相比于前一代的LPDDR3，LPDDR4提供了更高的数据传输速率和更低的功耗。
2. 相位差方式分离读写相位差方式分离读写是LPDDR4内存中一种重要的技术，它可以提高内存的读写性能和功耗效率。
在传统的SDRAM中，读写操作是通过共享总线进行的，这意味着读写操作必须按顺序进行，并且读写操作不能同时进行。
这种方式会导致访问延迟增加和性能下降。
而LPDDR4使用了相位差方式分离读写的技术，可以同时进行读写操作，从而提高了内存的访问效率和性能。
具体来说，相位差方式分离读写是通过将读写信号的时钟相位进行调整，使得读写操作可以在不同的时钟相位进行。
这样，读写操作可以同时进行，而不会互相干扰。
3. LPDDR4 相位差方式分离读写的优势LPDDR4 相位差方式分离读写具有以下几个优势：3.1 提高读写性能LPDDR4的相位差方式分离读写可以同时进行读写操作，从而减少了读写操作之间的等待时间，提高了内存的读写性能。
这对于移动设备来说尤为重要，可以提升用户体验。
3.2 降低功耗相位差方式分离读写可以在不同的时钟相位进行读写操作，这意味着读写操作可以更好地利用内存的带宽资源，减少了功耗消耗。
这对于移动设备来说尤为重要，可以延长电池续航时间。
3.3 支持更高的频率LPDDR4的相位差方式分离读写可以更好地适应高频率的操作，提供更高的数据传输速率。
这对于处理大量数据的应用程序来说非常重要，可以提高系统的整体性能。
4. LPDDR4 相位差方式分离读写的实现LPDDR4的相位差方式分离读写是通过内存控制器和内存芯片之间的协作实现的。
DDR2一致性测试软件手顺
1. PurposeTo describe DDR2 Compliance test method2. Test Apparatus①Tektronix Company method②Agilent Company method3. Test Method①Tektronix Company method1) Power on Oscilloscope2) Solder the tips on the test points and connect the tips into probes3) Open the DDRA software4) Select the DDR generation, data rate and the voltage levels (if required). There aredifferent speed bins for each standard data rate for specific DDR generations.5) Select the test items(Read/Write/Clock/Address)6) Select channels for the test points(e.g. DQS for Channel 1 and DQ for Channel 2)7) Setup Burst Detection Levels.If your DDR2 design conforms to the design standard, default setup is enough.8) Setup Thresholds and Scaling9) If you have finished the above setup, Run the DDR2 Compliance test. The true Eye pattern is shown as follows②Agilent Company method1) Power on Oscilloscope2) Solder the tips on the test points and connect the tips into probes3) To start the DDR2(+LP) Compliance Test Application: From the Infiniiumoscilloscope’s main menu, choose Analyze>Automated Test Apps>DDR2(+LP) Test.4) Create a new test projectChoose File>New Project... from the menu.5) Set Up the Test EnvironmentSelect the Test Mode and Data rate6) Select the test you want to runIf tests have already been run, you will see their status in the Select Tests tab.The marks have the following meanings:7) Select either Compliance Mode or Debug Mode.●Compliance Mode— lets you choose the configuration options necessary to meetthe compliance standard tests.●Debug Mode— lets you modify the configuration options. This can be useful, forexample, when investigating a test failure.8) Connecting the Oscilloscope to the DUTFollow the displayed instructions for connecting the oscilloscope to the device under test.It will show you we need connectwhich test pointsWhen connections to the device under test have been made, check the I have completed these instructions box.9) Start the test run.Above the Tab, you can see 5 additional run options.a) Store mode: you can select 4 types●Best — stores the results of the best N trials.●Event — stores the results of N trials in which the event is detected. Theevent is determined in the Event area. See Specify the event.●Last — stores the results of the last N trials.●Worst — stores the results of the worst N trials.b) Run times: you can select 2 types● 1 time●N times(2~64)c) To send email on pauses or stopsYou can configure the test application to send email whenever a run pauses or ends.d) To pause or stop on eventsYou can set up test runs to pause or stop on events which are checked at the end of each test.●Pause— causes the run to pause when the event is detected.●Stop— causes the run to stop when the event is detected.e) Specify the event● Fail — causes the event to fire when a prerequisite test or selected test fails. ● Margin < N — causes the event to fire when a test generates a margin <specified. When this option is selected, enter the minimum required margin percentage.● Pass — causes the event to fire when a test passes (excluding prerequisitetests).4. Attention1) How to recognize read or write?Read is edge aligned and write is center aligned.2) Be careful to solder the tips to the EUT . It ’s more accurate to testwaveform.3) Don ’t solder the tips to reverse polarity, then you will get wrong data.。
DDR内存的终极优化（转载）
DDR内存的终极优化（转载）2004年的春天，ZOL准时拉开了DDR400内存专题的序幕。
在我们逐步向您展⽰其魅⼒之前，请先来了解⼀下优化内存的相关知识。
也许您已经有所了解，但绝不是全部。
希望这些内容对您今后的应⽤有所帮助。
正⽂：有关内存优化的⽂章其实已经有很多了，可能⼤家都没觉得没什么了不起的，不就是那⼏个参数吗？这还⽤讲？但是，我相信 90% 以上的⼈并没有完全真正理解那些时序参数的含义。
我敢说，⽬前很多的优化原则都是有问题的，甚⾄有误导的倾向！本⼈在此之前曾有⼀篇专门探讨内存原理与相关参数的⼤型专题（⽂章发表于《电脑⾼⼿》），其中所讲到的⼀些原理其实对优化就有很⼤的启发意义。
的确，虽然在 BIOS 中就是那么⼏个可以调节的内存时序参数，但如果不正确了解它们的意思，并不是每个⼈都知道如何正确的调节。
有⼈可能会说，这有什么难的，与时序相关的时序参数，肯定都是越⼩越好呀，错！这就是我今天要着重讲到的问题。
1、认识内存相关⼯作流程与参数⾸先，我们还是先了解⼀下内存的⼤体结构⼯作流程，这样会⽐较容量理解这些参数在其中所起到的作⽤。
这部分的讲述以SDRAM为例，因为时序图看起来会简单⼀些，但相关概念与DDR SDRAM的基本相同。
SDRAM的内部是⼀个存储阵列，将数据“填”进去，你可以它想象成⼀张表格。
和表格的检索原理⼀样，先指定⼀个⾏（Row），再指定⼀个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯⽚寻址的基本原理。
对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）叫什么呢？它就是逻辑Bank（Logical Bank，下⽂简称L-Bank）。
SDRAM内部L-Bank⽰意图，这是⼀个8X8的阵列，B代表L-Bank地址编号，C代表列地址编号，R代表⾏地址编号。
如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置⽬前的内存芯⽚基本上都是4个L-Bank设计，也就是说⼀共有4个这样的“表格”。
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测量DDR2存储设备需要把读/写的访问周期分离开来。在DDR2中通过Strobe和Data总线之间的关系可
以区分出来读和写的操作。如图1所示，在读操作时Data和Strobe的跳变是同步的，而在写操作时Strobe
的跳变则领先于Data。我们利用这种时序上的差异就可以分离出读操作和写操作。在图1中，较低幅值的
“读”操作时，Data跳变与Strobe跳变同时发生，较高幅值的“写”操作时，Strobe信号会领先于Data信号约
750ps跳变。
力科的 WaveScan波形搜索与扫描特性可以通过选择Strobe和扫描叠加（ScanOverlay）图中满足条件的波
形之间的时序关系找出Data信号。 图2是这种功能的一个例子。WaveScan的对话框设置为搜索建立时间
（Hold Time）在500ps到1ns(750 ±250 ps)之间的波形。对话框右边的标签用来鉴别Strobe和Data信号。
注意“Hold Clock”和“Hold Data”两个对话框标签，测量是对这两个信号边沿设定的。
WaveScan会在左边显示的表格中列出每次捕获中符合测量条件的所有波形特征。触摸列表时会自动的对被
选择的特征放大显示。这个例子中显示的是一组“写”操作状态的缩放。每个符合测量标准的操作就像显示
出来的那样用一个红色方框描绘出轮廓。
WaveScan把测量过滤中所有符合测量标准的波形累积起来形成扫描叠加的轨迹图（图2中间的轨迹）。这
幅余辉图包含了全部捕获的历史波形轨迹。我们现在就可以对被选择出来的整个波形组在扫描叠加轨迹图
上应用测量参数进行测量。你也可以在被选择波形的缩放轨迹上应用测量参数进行测量。
图3显示的是一个“risetime ”参数应用在扫描叠加轨迹中的例子。扫描叠加轨迹图仅仅包括由WaveScan隔
离出来的写操作周期。
图4 显示的是另一项测量技术。在这里，被选定的一组写周期用扫描缩放（ScanZoom）分离出来。参数门
限进一步隔离出仅有12个写周期并仅在信号正边沿测量出两个信号的时间差（P4）。
WaveScan为您提供了一种可以测定DDR2设备的工具。