chapter2 CMOS逻辑设计入门
CMOS组合逻辑门的设计
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与门
电路结构
CMOS与门由两个或多个反相器串联而成，所有输入都为高 电平时，输出才为高电平。
工作原理
当所有输入都为高电平时，每个反相器都工作在PMOS管导 通、NMOS管截止的状态，输出为低电平；当任意一个输入 为低电平时，相应的反相器工作在PMOS管截止、NMOS管 导通的状态，输出为高电平。
或门
CMOS非门由一个反相器构成，输入与输出相反。
工作原理
当输入为高电平（V<sub>DD）时，PMOS管导通，NMOS管截止，输出为低电平（V<sub>SS）； 当输入为低电平（V<sub>SS）时，PMOS管截止，NMOS管导通，输出为高电平（V<sub>DD>） 。
03
CMOS组合逻辑门的性能优化
向着更小的尺度发展，提高集成度和运算速 度。
与其他逻辑门电路不断融合，形成更加复杂 和高效的逻辑功能模块。
发展高速度、高效率、低功耗的CMOS组合 逻辑门是主要趋势。
广泛应用在通信、计算机、消费电子等领域 ，需求驱动发展。
未来研究方向
研究适用于超低功耗应用的 CMOS逻辑门电路。
在更小的特征尺寸下，如何提 高CMOS逻辑门的性能和稳定 性是需要解决的重大问题。
CMOS组合逻辑门可以用于嵌入式系统中的数据处理和控 制操作，提高系统的可靠性和稳定性。
计算机硬件系统
计算机硬件系统是指由各种电子元件、部件和软件组成的计算机结构，包括中央 处理器、内存、输入/输出接口等。
CMOS组合逻辑门可以用于计算机硬件系统中的信号传输和处理，保障系统的稳 定性和高效性。
CMOS逻辑电路设计
CMOS逻辑电路设计CMOS（Complementary Metal-Oxide-Semiconductor）逻辑电路是现代集成电路中广泛应用的一种电路结构。
它由N沟道MOS（NMOS）和P沟道MOS（PMOS）互补组成，具有低功耗、高噪声抑制和高速运算等优势。
在本文中，我们将探讨CMOS逻辑电路的设计原理和方法。
一、CMOS逻辑门的基本结构CMOS逻辑门是由一对互补的MOS管组成的。
其中，NMOS管是由N沟道与P+掺杂的互补金属氧化物半导体（CMOS）结构形成，而PMOS管是由P沟道与N+掺杂的CMOS结构形成。
CMOS逻辑电路通过控制这些NMOS管和PMOS管的某些管子通断来实现逻辑运算。
二、CMOS逻辑门的基本原理CMOS逻辑门的基本原理是利用MOS管在开关状态时流过的电流来实现信号的逻辑运算。
当NMOS管的门极接收到高电平信号（逻辑1）时，通常情况下，NMOS管导通，PMOS管截止。
相反，当NMOS 管的门极接收到低电平信号（逻辑0）时，NMOS管截止，PMOS管导通。
通过这种控制逻辑，CMOS逻辑门可以实现与门、或门、非门等基本逻辑运算。
三、CMOS逻辑电路的设计方法在进行CMOS逻辑电路设计时，需要遵循以下步骤：1. 确定逻辑功能：根据所需的逻辑运算，确定需要设计的CMOS逻辑门类型。
2. 绘制逻辑图：根据所需的逻辑功能，用逻辑符号绘制电路的逻辑图。
3. 分析逻辑功能：根据逻辑图，分析逻辑门输入和输出之间的关系，确定每个逻辑门的输入和输出真值表。
4. 选择器件尺寸：根据所需的逻辑门延迟、功耗和面积等要求，选择合适的管子尺寸。
5. 进行布线：根据所选用的管子尺寸，进行电路的布线设计。
6. 进行模拟仿真：使用电路设计软件，进行CMOS逻辑电路的仿真，验证其功能和性能。
7. 进行物理实现：根据设计结果，进行CMOS逻辑电路的物理实现，包括掩膜制作、晶圆制作和封装测试等过程。
四、CMOS逻辑电路的优势与应用CMOS逻辑电路具有以下优势：1. 低功耗：由于CMOS逻辑电路的特殊结构，只有在发生信号变换时才会有较大电流流过。
CMOS组合逻辑门的设计
CMOS组合逻辑门的设计CMOS（互补金属氧化物半导体）是一种集成电路技术，由P型和N型MOS（金属氧化物半导体）组成。
CMOS技术被广泛应用于数字逻辑门的设计中。
本文将详细介绍CMOS组合逻辑门的设计过程。
组合逻辑门是一种不带有存储元件的数字电路，根据输入的状态产生相应的输出状态。
CMOS组合逻辑门由MOS场效应晶体管和电阻组成。
在CMOS技术中，MOS晶体管可以工作在两种模式下：通过模式和截止模式。
通过模式下的晶体管导通，截止模式下的晶体管断开。
CMOS逻辑门的设计过程通常包括以下步骤：1.需求分析：首先确定需要设计的逻辑门的功能和特性。
了解输入输出关系和逻辑表达式。
2.逻辑表达式转换：将逻辑表达式转换为布尔代数表达式。
根据布尔代数原理，使用布尔代数运算符对逻辑表达式进行化简和转化。
3.逻辑电路设计：根据逻辑表达式，使用MOS晶体管和电阻等元件设计逻辑电路。
4.原理图绘制：根据逻辑电路设计，使用电路设计软件绘制电路原理图。
将所需的逻辑门、晶体管和电阻等组件进行布局。
5.模拟仿真：使用电路设计软件进行模拟仿真，验证逻辑门的设计是否正确。
通过输入信号，验证输出信号是否符合逻辑表达式。
6.物理布局设计：根据电路原理图和仿真结果，进行逻辑门的物理布局设计。
确保信号传输的最佳路径和减小电路延迟。
7.版图布线：根据物理布局设计，进行电路的版图布线。
将各个组件进行布线，保证信号传输的稳定性和最短路径。
8.工艺制造：根据版图布线，转化为切割、离子注入或敏感处理等工艺制造步骤。
生产出需要的CMOS逻辑门。
CMOS技术在逻辑门设计中具有许多优点，如低功耗、高集成度、高噪声抑制能力等。
CMOS逻辑门由于其优势得到了广泛应用，如在微处理器、数字信号处理器和存储器中。
总之，CMOS组合逻辑门的设计过程包括需求分析、逻辑表达式转换、逻辑电路设计、原理图绘制、模拟仿真、物理布局设计、版图布线和工艺制造等步骤。
CMOS技术在逻辑门设计中具有优越性能，得到了广泛应用。
2COMS逻辑
b.饱和区：当VDS上升到VDS≥VGS-VT时，漏附近的沟 道被夹断，器件开始进入饱和区： 1 W I DS COX [(VGS VT )]2 2 L （2－6） 当VDS继续增大，夹断点左移，使沟道长度变短， IDS随VDS的增大缓慢上升，出现沟道调制效应。沟 道调制效应将使源漏电流饱和特性变差。 c.击穿区当VDS继续增大，且到达漏－衬底PN结的击 穿电压时，IDS急剧增大，PN结出现击穿现象。 d.亚阈值区：当VGS<VT时，虽然未形成沟道，但实际 MOSFET中因半导体表面弱反型层引起漏电流IDS不 为0，而是按指数规律随栅电压变化。称此电流为 弱反型电流或亚阈值电流。
三、CMOS工艺中的阱
A. CMOS工艺中阱的形式 在N阱工艺中，以P型材料为衬底，用N阱掩膜 形成N阱。然后在P型衬底上制作N沟MOS管，在N 阱中制作P沟MOS管。 在P阱工艺中，以N型材料为衬底，用P阱掩膜 形成P阱。然后在N型衬底上制作P沟MOS管，在P 阱中制作N沟MOS管。 在双阱工艺中，需要形成用于两种晶体管的两 种阱，（衬底可以用N或P型材料）。此外还有为了 更好控制晶体管的三阱工艺。 无论采用哪种工艺，都必须将N阱连到芯片的 最高电压处（VDD）;而所有P阱都连到VSS端；否 者体到源漏的PN结可能处于正偏状态。在数字电路 中一般不画CMOS晶体管的体区连接，但这种连接 在实际是必须存在的。
阱形成后，在硅片上需要生长一层薄氮化硅 Si3N4，通过有源掩膜CAA保留有源区的氮化硅。 将有源区之外的区域称为场区或场。 为例防止在场区形成寄生晶体管，利用氮化硅 作掩膜进行场注入。然后在上面生长5000埃的厚 氧化层作为场保护层。由于有源区存在氮化硅， 所以上面不会生长二氧化硅。接下来就可以在有 源区通过光刻、扩散或注入、淀积等工艺形成源、 漏、栅、接触孔、引线等。（见图2.8、2.9、2.10）
画cmos逻辑门电路的方法
画CMOS逻辑门电路的方法1. 什么是CMOS逻辑门电路？CMOS（Complementary Metal-Oxide-Semiconductor）逻辑门电路是一种常见的数字逻辑电路，由MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）组成。
它使用p型和n型MOSFET互补对称的结构，能够在低功耗、高噪声抑制和高集成度等方面表现出色。
CMOS逻辑门电路可以实现各种基本逻辑功能，如与门、或门、非门、异或门等，并且可以通过组合这些基本逻辑门实现更复杂的数字逻辑功能。
2. CMOS逻辑门电路的基本结构CMOS逻辑门电路由p型和n型MOSFET组成，其中nMOSFET用于开关连接到地（低电平），而pMOSFET用于开关连接到正电源（高电平）。
这种互补对称的结构使得CMOS逻辑门在静态功耗上非常低。
以下是一些常见的CMOS逻辑门电路及其符号：•与非门（NAND gate）•或非门（NOR gate）•与门（AND gate）•或门（OR gate）•异或门（XOR gate）3. 画CMOS逻辑门电路的方法要画出CMOS逻辑门电路，可以按照以下步骤进行：步骤1：确定所需的逻辑功能首先，需要明确所需的逻辑功能。
根据逻辑表达式或真值表，确定所需实现的逻辑功能是与门、或门、非门还是其他类型的逻辑。
步骤2：选择合适的MOSFET类型根据所需的逻辑功能，选择合适的nMOSFET和pMOSFET。
通常情况下，nMOSFET用于实现低电平连接（0），而pMOSFET用于实现高电平连接（1）。
步骤3：绘制CMOS逻辑门的电路图根据所需的逻辑功能和选择的MOSFET类型，使用标准的CMOS逻辑门符号和电路图进行绘制。
确保符号和连接正确，并且布局整洁。
步骤4：确定电源和地线在绘制CMOS逻辑门电路时，需要为电路提供正电源和地线。
通常情况下，正电源用VDD表示，地线用GND表示。
第2章 CMOS电路设计基础
2.2 MOS晶体管开关
CMOS简介 MOS晶体管(金属-氧化物-半导体场效应管)是构 成CMOS电路的基本元件，可分为NMOS和 PMOS晶体管两种。 NMOS晶体管和PMOS晶体管组合在一起，两者 互为补充，构成互补MOS(CMOS)。其实CMOS 是芯片的一种制作工艺。
2.2 MOS晶体管开关
两输入或非门电路图及逻辑符号
2.3.4 CMOS传输门
通过将一个NMOS晶体管和一个PMOS晶体管 并联构成的，晶体管的源极和漏极作为信号线来使 用，栅极分别连接控制信号
传输门的电路图及逻辑符号图
传输门
当S=0时，NMOS晶体管截止，此时 =1， PMOS晶体管也截止，传输门断开，输入信号送 不到输出 当S=1时，NMOS晶体管导通，此时 =0， PMOS晶体管也导通，传输门导通，输入信号可 以传送到输出
与非门的尺寸标注
2.3.3 CMOS或非门
当所给条件中的一个或一个以上被满足时，结 果就不能实现，这种逻辑关系就是“或非”关系。 或非门(NOR)就是实现“或非”逻辑关系的门电路
两输入或非门的真值表
IN1 0 0 1 1 IN2 0 1 0 1 OUT 1 0 0 0
或非门 当两个输入同时为“0”的时候，输出为“1”，这 可以通过将两个PMOS晶体管串联来实现 当有一个输入为“1”的时候，输出为“0”，这可 以通过将两个NMOS晶体管并联来实现
晶体管和电子管比较
④晶体管结实可靠，比电子管可靠100倍，耐冲 击、耐振动，这都是电子管所无法比拟的。
⑤另外，晶体管的体积只有电子管的十分之一到 百分之一，放热很少，可用于设计小型、复杂、 可靠的电路。
2. 晶体管的分类
按半导体材料：硅、锗 按极性：NPN, PNP 按结构及制造工艺：扩散型晶体管、合金型晶体 管和平面型晶体管 双极型晶体管，场效应管
第2章逻辑门电路CMOS
2.3.6 CMOS集成电路的各种系列
74AC/ACT(Advanced CMOS Logic, 亦称ACL) 系列是先进CMOS逻辑系列,它与各种TTL系列 是逻辑功能等效的。由于74AC和74ACT芯片 管脚布局的选择是为了改善抗噪性能，使器件 的输入对芯片其他管脚上信号变化不敏感。因 此74AC器件与TTL不具有电气兼容性， 74ACT能直接与TTL相连接。该系列器件的编 号采用5位数字编号，开头是11，例如： 74AC11004与74HC04逻辑功能等效， 74ACT11293与74HC293逻辑功能等效。
.
.
In /Ou t
Ou t/In
C . .
2.3.6 CMOS集成电路的各种系列
在小规模和中规模集成电路中，CMOS 系列集成电路性能越来越好，并逐渐取 代TTL集成电路。CMOS集成电路不但 能提供所有TTL中用到的逻辑功能，而 且还提供TTL不具备的一些特殊逻辑功 能。各种CMOS系列在不断发展，并且 在不断改善器件性能。
⒉ CMOS门电路
CMOS: Complementary-Symmetry MetalOxide Semiconductor CMOS反相器（非门） CMOS与非门 CMOS或非门 CMOS三态门 CMOS传输门 CMOS集成电路的各种系列 低电压CMOS系列
2.3.1 CMOS反相器
BiCMOS逻辑电路是具有双极型和CMOS逻辑 优点的逻辑系列，把CMOS的低功耗性能和双 极型电路的快速性能结合起来产生一种功耗更 低、速度更快的逻辑系列。BiCMOS集成电路 还没有SSI和MSI集成电路，只局限在微处理 器和总线接口功能应用，如锁存器、缓冲器、 驱动器和收发器。74BCT(BiCMOS总线接口 技术)系列功耗比74F系列减少了75%，同时又 保持相同的速度和驱动性能。
实验2-CMOS组合逻辑电路设计
数字集成电路-实验2：VTC仿真
反相器:r=3
nand2
Ln=Lp /um
Wn /um
Wp /um
Ln=Lp /um
Wn /um
Wp A=B= /um 0->1
0.8
1*L
0.8
1
2*L
1
1.5
3*L
1.5
2
4*L
2
2.5
5*L
2.5
Vth
A=1, B=0->1
B=1, A=0->1
2பைடு நூலகம்
nand2 输入数据模式与延时之间的关系
数字集成电路-实验2：延时仿真
Ln=Lp /um 0.8
1 1.5 2 2.5
tpHL(ps)
Wn A=B=0- A=1,
/um
>1
B=0->1
1*L
B=1, A=0->1
2*L
3*L
4*L
5*L
A=B=1>0
tpLH (ps)
A=1, B=1->0
B=1, A=0->1
3
组合逻辑传输链的最小延时和尺寸优化
3、根据负载电容和第2级第3级门的特性，设 计X和Y的值，让整个组合逻辑链的延时最小。
已知：第一级反相器尺寸为：
WP/LP=？/？; WN/LN=？/？；
r=3
Vin(V) 2.5
cgn (fF) cgp (fF) C1(fF)
第1级inv的输入电容C1:
C1 (1 r) 1 Cgn 4Cgn
tpLH (ps)
1
1
第2级单个nand2的输入电容C2:
第3级单个nor2的输入电容C3:
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开关串联可实现“与”操作 开关并联可实现“或”操作
开关→逻辑 开关 逻辑
同时采用高、低电平有效的开关才能 实现正确的逻辑
高电平有效时的逻辑关系仅当控制电平为高时有效 低电平有效时的逻辑关系仅当控制电平为低时有效
2.1 开关与逻辑
基于开关的非门
基于MUX的非门
2.2 MOSFET
2.3 基本逻辑门
基本构成
一般化的 CMOS逻辑门
高电平输出
低电平输出
互补对
2.3 基本逻辑门
反相器:逻辑描述 反相器 逻辑描述
2.3 基本逻辑门
反相器:CMOS实现 实现 反相器
工作状态
电路图
2.3 基本逻辑门
反相器:开关模型 反相器 开关模型
2.3 基本逻辑门 或非门
4:1 MUX
Hale Waihona Puke 或非门2.3 基本逻辑门
或非门:不同的电路画法 或非门 不同的电路画法
三输入或非门
2.3 基本逻辑门 与非门
与非门:FET实现 实现 与非门
4:1 MUX
与非门:CMOS实现 实现 与非门
2.3 基本逻辑门
与非门:电路特点 与非门 电路特点
2输入与非门 （NAND2）
n串p并
3输入与非门 （NAND3）
第2章 COMS逻辑设计入门 章 逻辑设计入门
本章概要
开关与逻辑 MOSFET 基本逻辑门 组合逻辑门 传输门
2.1 开关与逻辑
单个开关
高电平有效开
2.1 开关与逻辑
高电平有效开
开关串联
开关并联
2.1 开关与逻辑
单个开关
低电平有效开关
2.1 开关与逻辑
低电平有效开关
开关串联
开关并联
2.1 开关与逻辑
2.4 组合逻辑门
实例
2.4 组合逻辑门
实例
2.4 组合逻辑门
实例
2.4 组合逻辑门
与或非门:FET实现 实现 与或非门
用pFET实现
输出高电平时有效 用nFET实现
输出低电平时有效
2.4 组合逻辑门
与或非门:CMOS实现 实现 与或非门
分 别 实 现
完整实现
2.4 组合逻辑门
或与非门:FET实现 实现 或与非门
特点
双向导通：数据可沿任一方向流动 传输全范围电压：[0，VDD】 0 0电平由nFET传输，1电平由pFET传输，无阈值电压损失 nFET 1 pFET
缺点
要求有两个FET 必须有一个反相器将s变为
传输门可以用来构造多种逻辑门
2.5 传输门
2:1 MUX
多路选择器:2选 多路选择器 选1
时钟信号
2.5 传输门
TG级I 逻辑电路I
时钟控制传输门:应用 时钟控制传输门 应用
TG级II
逻辑电路II
TG级III
MOSFET实现
逻辑1 nFET： VDD （理想） pFET： VDD → VDD-|VTp|（不理想） 逻辑0 nFET：0→VTn（不理想） pFET：0（理想）
2.2 MOSFET
为什么要用CMOS？ ？ 为什么要用
nFET：传输逻辑1时，输出电压只能为VDD-VTn<VDD，否则管子 不能导通；传输逻辑0时，输出电压可以为0V。因此，nFET传送强逻 辑0和弱逻辑1 pFET：传输逻辑0时，输出电压只能为|VTp|>0，否则管子不能导 通；传输逻辑1时，输出电压可以为VDD。因此，pFET传送强逻辑1和 弱逻辑0 CMOS：用pFET传送逻辑1（电平为VDD），用nFET传送逻辑0 （电平0V），能同时传送强逻辑1和强逻辑0
4个晶体管 XNOR
2.5 传输门
或门
用CMOS对构造或门（6管）
a=0时，TG导通，pFET截止，f=b；a=1 时，TG截止，pFET导通，f=a（无论b为 多少）。这就是说，只要有1个输入为1， 则输出为1，实现了或门功能。
用TG＋FET构造或门（3管）
2.5 传输门
时钟控制传输门:作用 时钟控制传输门 作用
2.5 传输门
2:1 MUX
异或门/异或非门 实现方式 异或门 异或非门:实现方式 异或非门 实现方式1
XOR
输入端并 一个非门
6个晶体管 XNOR
2.5 传输门
异或门/异或非门 实现方式 异或门 异或非门:实现方式 异或非门 实现方式2
XOR b=1时，TG闭合，g=a，当 且仅当a=1时输出为1； b=0时，TG关断，电路成为 一个以a为输入、b（=VDD） 为电源端、b（=0）为地端的 反相器，g=a，当且仅当a=0 时输出为1。
第1个与门有3个输入端 有1个输入端直接连到第2级 或门上
AOI321
第2个与门有2个输入端
2.4 组合逻辑门
标准AOI/OAI门:应用 标准 门 应用
基于标准AOI/OAI门可以实现各种逻辑门
异或门 AOI22门 异或非门
2.5 传输门
由来
nMOS 开关
pMOS 开关
传输门开关 （no degraded)
2.2 MOSFET开关
类型及符号
MOS做逻辑值与电压关系
理想：x=0,Vx=0V ; x=1,Vx=VDD 一般：低电平对逻辑0；高电平对逻辑1
2.2 MOSFET
nFET开关与 开关与pFET开关 开关与 开关
高电平有效
低电平有效
2.2 MOSFET
nFET
阈值电压
开关作用
pFET
• VGSn≤VTn，nFET截止(off)，开关断开 • VGSn>VTn，nFET导通(on)，开关闭合 栅源电压VGSn>0 阈值电压VTn=0.5～0.7V
用nFET实现
输出低电平时有效
用pFET实现 输出高电平时有效
2.4 组合逻辑门
或与非门:CMOS实现 实现 或与非门
分 别 实 现
完整实现
2.4 组合逻辑门
反相小圈前移法
移动反相小圈－实现“与”、“或”变换
利用
，反相小圈前移，“与”变“或”
利用
，反相小圈前移，“或”变“与”
2.4 组合逻辑门
2.5 传输门
电路
构成
构造 1个nFET和1个pFET并联 共源（输入）、共漏（输出） nFET由信号s控制，pFET由反 信号 控制
符号
功能 性能良好的开关 s=0时，两个FET均截止，输入x 输出y无关系 s=1时，两个FET均导通，输入x=输 出y
2.5 传输门
优点（与单nFET相比） 优点
什么是MOSFET 什么是
定义 Metal-Oxide-Semiconductor Field-Effect Transistor 金属-氧化物-半导体场效应晶体管 功能 能够实现上述高电平有效和低电平有效的控制开关， 因此能够实现逻辑电路 现代数字集成电路的基础 类型 nFET：n沟道MOSFET→高电平有效开关 pFET：p沟道MOSFET→低电平有效开关
• VSGp≤|VTp|，pFET截止(off)，开关断开 • VSGp>|VTp| ，nFET导通(on)，开关闭合 栅源电压VGSp<0 阈值电压VTp=－0.5～－0.8V
2.2 MOSFET 传输特性
nFET
阈 值 电 压 损 失
pFET
2.2 MOSFET
理想关系
逻辑与电压的关系
逻辑1：电路最高电压，VDD（5V、3.3V等） 逻辑0：电路最低电压，0V（或VSS）
2.3 基本逻辑门
与非门:不同的电路画法 与非门 不同的电路画法
2.4 组合逻辑门
设计目标
同一个组合逻辑可以用不同的电路来实现 设计原则 包含的门数及管数尽可能的少 门的连接关系尽量简单 多用反相门（NAND、NOR等），少用同相 门 （AND、OR等） 设计目标 减少芯片面积→降低芯片成本 缩短互连线→提高传输速度
功能 当且仅当全部输入相等时 输出为0，否则为1 异或门 （XOR） ）
异或门
电路图 真值表
符号
等效表达式 逻辑表达式
2.4 组合逻辑门
异或非门 （XNOR） ） 功能 当且仅当全部输入相等时 输出为1，否则为0 电路图
异或非门
真值表 等效表达式 逻辑表达式
2.4 组合逻辑门
标准AOI/OAI门:构成 标准 门 构成