集成电路版图设计的技巧

连接。 具体步骤是： 1）在两 mos 管之间画一个 0.6 乘 0.6 的 contact 2）在这个 contact 上覆盖 poly，过覆盖 0.3u 3）在这个 contact 的 左 边 画 一 个 0.6 乘 0.6 的 via，然 后 在 其
上覆盖 metal2（dg），过覆盖 0.3u 4）用 metal1 连接 via 和 contact，过覆盖为 0.3u ③输 出 ：先 将 两 版 图 右 边 的 metal1 连 起 来 （任 意 延 长 一 个
目前大部分 IC 公司采用的是 UNIX 系统， 使用版本是 Sun Solaris。
版 图 设 计 软 件 通 常 为 Cadence ， 它 是 一 个 大 型 的 EDA 软 件，它几乎可以完成电子设计 的 方 方 面 面 ，包 括 ASIC 设 计 、FPGA 设计和 PCB 设计。 软件操作界面人性化，使用方便，安全可 靠，但价格较昂贵。 3、版图设计过程 3．1 画版图之前，应与 IC 工程师建立良好沟通
完毕后的版图如下图 4 所示：
（3） 画 nmos 的版图
绘 制 nmos 管 的 步 骤 同 pmos 管 基 本 相 同 （新 建 一 个 名 为
nmos 的 cell）。 只是某些参数变化一下。
（4）完 成 整 个 非 门 的 绘 制 及 绘 制 输 入 、输 出
① 新建一个 cell （inv）。 将 上 面 完 成 的 两 个 版 图 拷 贝 到 其
186
福建电脑
2009 年第 4 期
集成电路版图设计的技巧
吴冬燕
( 苏州工业职业技术学院 电子工程系 江苏 苏州 215104 )
【摘 要】： 集成电路版图设计是把设计思想转化为设计图纸的过程，包括数字电路和模拟电路设计。 本文针对数字电 路，论述了版图设计过程，验证方法，以及如何通过合理的布局规划，设计出高性能、低功耗、低成本、能实际可靠工作的芯片 版图。
图 5 非门的版图 结束语：
随着中国 IC 设计公司的急速增加，国外著名的半导体公司 也把研发部门相继落户中国，对 IC 设计人才需求非常广泛。 IC LAYOUT 这一方面对于人才的需求也同样紧缺， 更多的经验还 是需要通过实践才能获得。
参考文献： 1.李伟华. VLSI 设计基础 . 北京：电子工业出版社. 2002.10 28-33 2.（加）Dan Clein. CMOS 集成电路版图-概念、方 法 、与 工 具. 北 京 ： 电子工业出版社 2006（3）：2-4 58-60 3.林明祥. 集成电路制造工艺 北京：机械工业出版社. 2005.9： 2-3 4.（美 ） Christopher Saint/Judy Saint . 集 成 电 路 掩 模 设 计- 基 础 版 图 技 术.北京： 清华大学出版社 2006 第二版 ：7-16
图3
图 4 pmos 版图
（2） 布线
pmos 管必须连接到输入信号源和电源上，因此 我 们 必 须 在
原图基础上布金属线。
①首先要完成有源区（源区和漏区）的连接。 在源区和漏区
上 用 contact（dg）层 分 别 画 三 个 矩 形 ，尺 寸 为 0.6 乘 0.6。 注 意 ：
contact 间距为 1.5u。 用 metal1（dg）层画两个矩形，他们分别覆盖
【关键词】： 集成电路 版图设计软件 数字电路版图设计
0、引言 集成电路设计是指根据电路功能和性能的要求， 在正确选
择系统配置、电路形式、器件结构、工艺方案和设计规则的情况 下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全 局优化，设计出满足要求的集成电路。 集成电路版图设计是集成 电路设计的后端工作，所以通常将 IC LAYOUT 工程师称之为后 端工程师。 1、集成电路版图设计
源区和漏区上的 contact，覆盖长度为 0.3u。
②.为 完 成 衬 底 连 接 ，我 们 必 须 在 衬 底 的 有 源 区 中 间 添 加 一
个 contact。 这个 contact 每边都被 active 覆盖 0.3u。 画用于电源
的金属连线，宽度为 3u。 将其放置在 pmos 版图的最上方。 布线
3．2 全局设计：这个布局图应该和功能框图或电路图大体一 致,然后根据模块的面积大小进行调整。 布局设计的另一个重要 的任务是焊盘的布局。 焊盘的安排要便于内部信号的连接，要尽 量节省芯片面积以减少制作成本。 焊盘的布局还应该便于测试， 特别是晶上测试。
3．3 分 层 设 计 ：按 照 电 路 功 能 划 分 整 个 电 路 ，对 每 个 功 能 块 进行再划分，每一个模块对应一个单元。 从最小模块开始到完成 整个电路的版图设计，设计者需要建立多个单元。 这一步就是自 上向下的设计。 3．4 版图的检查：
3．6 寄 生 与 仿 真 ：在 实 际 电 路 的 制 作 过 程 中 ，会 产 生 寄 生 参 数，它们分别为：寄生电容、寄生电感和寄生电阻。
3．7 版 图 完 成 ：后 端 数 据 接 口 处 理 ，确 认 芯 片 版 图 的 设 计 和 尺 寸 ，落 实 相 关 Foundry 的 流 片 计 划 ，确 认 设 计 数 据 （GDSII 文 件）大小。 4、布局时注意事项
mAnimationState->addTime(evt.timeSinceLastFrame);//时间步长 return ExampleFrameListener::frameStarted(evt);
4、总结 本文的以弹簧系ቤተ መጻሕፍቲ ባይዱ的实现为例, 着重讨论了变形动画的原
理和利用 OGRE 具体实施变形动画的过程和关键技术。 首先通 过 3DMAX 三维建模和帧动画的 创 建 ， 完 成 了 三 维 对 象 的 几 何 数据描述和变形过程中顶点数据的记录和存储，之后通过 OFUSION 插件将模型输出并动画内涵于几何模型之中，减小了控制 对象的复杂性。 充分利用 OGRE 提供帧动画的控制接口,使得开 发者可以专注 于 具 体 应 用 程 序 的 逻 辑 分 析 ，再 加 上 ogre 引 擎 的 开放性，修改并继承必要的类完成了弹簧变形系统的开发，其效 果如图 2 所示。
4．3 节 省 面 积 的 途 径 ：电 源 线 下 面 可 以 画 有 器 件.节 省 面 积. 数字电路版图主要是要节省面积，减小面积。 5、非门的版图设计
（1） 画 pmos 的版图（新建一个名为 pmos 的 cell） ① 画出有源区 在 LSW 中，点击 active（dg），注意这时 LSW 顶部显示 active 字样，说明 active 层为当前所选层次。 然后点击 icon menu 中的 rectangle icon，在 vituoso editing 窗口中画一个宽为 3.6u，长为 6u 的矩形。 这里我们为了定标，必须得用到标尺。 点击 misc/ruler 即 可得到。 清除标尺点击 misc/clear ruler。 ② 画栅 在 LSW 中 ，点 击 poly（dg），与 有 源 区 的 位 置 关 系 如 图 1 所 示：
（1）Design Rules Checker 运行 DRC，DRC 有 识 别 能 力 ，能 够进行复杂的识别工作，在生成最终送交的图形之前进行检查。 程序就按照规则检查文件运行，发现错误时，会在错误的地方做 出标记，并且做出解释。
（2）Electrical Rules Checker 检 查 线 路 短 路 ， 线 路 开 路 和 floating 结点。 ERC 检查到短路错误后，将 错 误 提 示 局 限 在 最 短 的连接通路上。
的 metal1，与另一个相交）。 然后在其上放置一个 via，接着在 via 上放置 metal2。
（5）作 标 签 ①在 LSW 中选择层次 text（d3），点击 create/label，在弹出窗 口中的 label name 中填入 vdd！ 并将它放置在版图中相应的位置 上。 ②按同样的方法创制 gnd！、A 和 Out 的标签。完成后整个的 版图 6 如下：
在画版图之前，应该向电路设计者了解 PAD 摆放的顺序及 位置，了解版图的最终面积是多少。 在电路当中，哪些功能块之 间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片 的电源线和地线一共有几组， 每组之间各自是如何分布在版图 上 的 ？ IC 工 程 师 要 求 的 工 作 进 度 与 自 己 预 估 的 进 度 有 哪 些 出 入？
(3）Layout Versus Schematic LVS 比 较 IC 版 图 和 原 理 图 ， 报告版图连接和原理图的不一致， 并进行修改直到版图和电路 图完全一致。
3．5 版 图 修 改 ：Label 是 否 正 确 ，label 所 选 的 layer 是 否 正 确； Power & Ground 连接得有没有问题； 得到的 files 是 否 确 实 可靠， 检查 netlist 中器件类型的命名是否符合规范； 认真研究 design rule，做好 DRC 改错。 看给出的报告，有没有 offgird；结点 多不多，多的话就有断路的地方，少的话就有短路的地方；对照 原理图，看有没有连错线。
图1
图2
2009 年第 4 期
福建电脑
187
③ 画整个 pmos 为了表明画的是 pmos 管，必须在刚才图形的基础上添加一 个 pselect 层，这一层将覆盖整个有源区 0.6u。 接着，还要在整个 管子外围画上 nwell，它覆盖有源区 1.8u。 如图 2 所示： ④.衬 底 连 接 pmos 的衬底（nwell）必须连接到 vdd。 首先 ，画 一 个 1.2u 乘 1.2u 的 active 矩形； 然后在这个矩形的边上包围一层 nselect 层 （覆盖 active0。 6u）。 最后将 nwell 的矩形拉长，完成后如图 3 所 示：
!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!