一种基于AMBA总线的NANDFLASH控制接口电路设计
基于FPGA的星载NANDFLASH控制器的设计
Abstract: In order to achieve efficient data storage in orbit satellite，this paper designs a NAND FLASH controller based on FPGA. The controller is compatible with commonly used asynchronous NAND FLASH，support for multiple NAND FLASH array ；support NAND FLASH operation timeout anomaly detection；support FLASH reset，read data，program，block erase，read ID and other commonly used functions. Select AHB bus，an efficient on- chip bus proposed by ARM Company. Design the AHB interface module and mount the FPGA module to the AHB bus. Through the Cortex-M3，transfer related commands and data to the underlying FPGA and achieve CPU + FPGA architecture. By simulation and board debugging，the design performance is stable，reducing power consumption，reaching the data storage rate of millisecond requirements. Key words: NAND FLASH；controller；AHB BUS；FPGA
基于NAND Flash的数据存储系统设计
基于NAND Flash 的数据存储系统设计引言传统的存储设备虽然具有价格低廉的优势，但是在高温、高速、高冲击的测试环境中，往往存在设备存放空间有限、测试参数较多、采集速率高、环境复杂等因素。
为了得到准确的测试数据，对存储设备的性能也提出了较高的要求，如高存储速度、大存储容量、小巧轻便、抗冲击等。
此时传统的存储设备便无法完成复杂环境测试数据的存储任务。
为解决这个问题，本文设计了基于NAND Flash 的数据存储系统，该系统采用Xilinx 公司提出的灵活、高效、低成本的解决方案SOPC，把通用的RISC 处理器MicroBlaze 与用户设计的特定功能逻辑电路集成到FPGA 上，在FPGA 的控制下将数据存储到NAND Flash 存储设备中，实现了一个基于SOPC 方案的嵌入式数据存储系统。
NAND Flash 存储设备是Flash 内存的一种，其内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案。
NAND Flash 存储器具有体积小、功耗低、读写速度快等优点，适用于大量数据的存储，被广泛应用到数码相机、MP3、U 盘等嵌入式产品中。
1 系统整体设计方案基于NAND Flash 的数据存储系统结构框图如图1 所示。
本文采用Samsung 公司的NAND Flash 芯片K9F4GOSUOA 作为主要存储器件，控制器件使用Atmel 公司的ATmega162 和Xilinx 公司Spartan-3E 系列的XC3S500E，结合对NAND Flash 的读、写、擦除等操作进行时序配置。
A／D 转换芯片使用Maxim 公司的MAX1308。
另外，为实现通过USB 总线将数据从采集设备传送至PC，采用FTDI 公司的FT245R 芯片作为USB2．0 接口控制器；并以LabVIEW 为平台设计开发了专用多通道数据分析软件，用于对存储系统中数据后期的分析与处理。
2 NAND Flash 阵列式存储原理Flash 存储器编。
基于FPGA的FLASH控制器的设计
基于FPGA的FLASH控制器的设计作者：刘俊来源：《电子技术与软件工程》2016年第23期摘要为了解决雷达数字波束形成系统中数据的存储问题，本文设计了基于FPGA的FLASH控制器。
通过有限状态机实现对FLASH的读写控制，在modelsim中对设计进行了仿真验证，并通过硬件测试证明了设计的正确性和可靠性。
该方法充分利用了FPGA设计灵活、FLASH存储读写速度快的优势，具有成本低廉，兼容性强，易于工程实现的特点。
【关键词】FPGA FLASH 控制器随着数字阵列雷达的高速发展，对数字波束形成的要求越来越高，在实时处理过程中有大量数据需要存储。
由于FPGA本身存储容量非常小，无法满足数字波束形成处理过程中的存储需求。
为解决这一问题，采用FPGA+FLASH的硬件架构，以FPGA实现对FLASH的存储控制，极大的扩展系统存储容量。
本文以Altera公司FPGA芯片EP4SGX230和AMD公司AM29LV065D为例，详细说明了基于FPGA的FLASH控制器的设计，利用Verilog HDL语言编写同步有限状态机实现了FPGA与FLASH存储的接口操作。
1 FLASH控制器硬件设计FLASH芯片选用AMD公司AMD29LV065D型号，该型号芯片的主要特点有：3.3v单电源供电，内部进行编程和擦除操作；64Mbit存储容量，内部分为128个扇区，可读每个扇区单独进行读写和擦除操作，而不影响其他扇区的数据；超低能耗，典型读操作只需消耗9mA，典型擦除/编程操作只需消耗26mA，典型静态模式只需消耗200nA；操作简单，只需按规定的时序向FLASH内部命令寄存器写入指令序列即可。
AMD29LV065D芯片的A[22：0]为地址总线，DQ[7：0]为三态数据总线，其它信号为芯片读写控制和操作标志信号。
FPGA的引脚除电源、时钟和复位以及几个配置时钟引脚外，其余引脚均可作为通用I/O使用。
因此，与FLASH连接时，只需将FPGA的普通I/O引脚与FLASH引脚相连即可。
基于FPGA的NAND闪存控制器的设计与验证
基于FPGA的NAND闪存控制器的设计与验证王柯;姜一扬;张黄鹏;姜丹丹【期刊名称】《计算机应用》【年(卷),期】2018(038)0z2【摘要】为解决NAND闪存控制器的构架设计和硬件测试问题,提出了一种NAND闪存控制器的设计方案,搭建了基于上位机控制的高效硬件测试平台.该构架基于ZYNQ软核,通过GPIO总线将来自上位机的操作命令和数据传输给控制器,然后控制器产生控制信号给芯片;该测试平台基于ONFI 3.2协议,利用LDO实现Vcc 和Vccq的电压开启要求,达到Flash芯片开启条件.在充分仿真验证控制器时序、功能的基础上,利用搭建的硬件测试平台进行板级验证.最终结果表明,所提方案能够满足NAND闪存驱动控制要求.【总页数】4页(P254-257)【作者】王柯;姜一扬;张黄鹏;姜丹丹【作者单位】成都信息工程大学通信工程学院,成都610225;中国科学院大学电子电气与通信工程学院,北京100049;中国科学院微电子研究所,北京100029;成都信息工程大学通信工程学院,成都610225【正文语种】中文【中图分类】TP332.3【相关文献】1.基于Compact RIO/FPGA的超高速控制器快速原型设计与试验验证 [J], 张天宏;殷彬彬;张鑫2.基于W25 Q80 BL的FPGA配置控制器的设计与验证 [J], 贾嘉;王新安;雍珊珊3.基于Xilinx FPGA的SPI Flash控制器设计与验证 [J], 关珊珊;周洁敏4.基于FPGA的PCIe总线DMA控制器的设计与验证 [J], 李丽斯;崔志华;殷晔;王石记;常路5.基于国产FPGA的星载Nor Flash控制器设计与验证 [J], 祝倩;白云飞;安军社因版权原因，仅展示原文概要，查看原文内容请购买。
一种基于AHB总线的NorFlash控制器设计
2016年第11满 y他息疼^文章编号=1009 -2552(2016) 11-0127 -03 D O I：10.13274/ki.hdzj.2016.11.032—种基于A H B总线的N o r F l a s h控制器设计戴骏，刘佩林(上海交通大学电子信息与电气工程学院，上海200240)摘要：基于A H B总线接口，设计了一种Nor Flash控制器，与传统Nor Flash控制器相比，本 设计适用于对Nor Flash快速读取，支持代码保护机制和E C C容错，满足高速率读取，高可靠性要求。
首先介绍了控制器的整体架构，然后描述各子模块的实现方式，同时搭建仿真平台，使 用simvision仿真套件，基于Cortex m0内核和PF64A K32E型Nor Flash行为级模型实现软硬件协同仿真。
仿真结果满足时序要求，快速读取模式将读取速率提升25%。
关键词：Nor Flash;控制器；A H B中图分类号：T P391 文献标识码：AD e s i g n o f a N o r F l a s h c o n t r o l l e r b a s e d o n A H B b u sDAI Jun，LIU Pei-lin(School of Electronic and Electrical Engineering，Shanghai Jiaotong University，Shanghai200240，China) Abstract:This paper designs a Nor Flash controller based on A H B bus pared with the traditional Nor Flash controller,the design i s suitable for fast reading，code protection mechanism andE C C fault tolerance，which meets requirements of high rate of reading and high reliability.Firstly，thepaper introduces the overall architecture of the Nor Flash controller，then describes the implementation of each submodule.Finally i t builds the simulation platform with simvision software to realize the software/ hardware co-simulation.Plenty of simulations show that the design meet both the functional and timing requirements.The reading rate of fast reading mode i s25%higher than i f of normal mod e.K e y w o r d s：Nor Flash；controller；A H B0引言Nor Flash存储技术作为一•种电可编程、可擦除 的只读存储器,具有非易失性、体积小、性能高、功耗 低等优点。
基于FPGA的并行FLASH接口设计
科学技术创新2019.16FLASH 存储器又称为闪存，它是一种非易失性存储器，具备电可擦除和可编程功能，同时可以快速读取数据并且断电后仍能保存数据，因此它通常被用来保存信息。
本文使用了AL －TERA 公司的FPGA 芯片EP2C8Q208I8作为主控芯片；FLASH存储器选用了AMD 公司的AM29LV320D [1]。
本文首先介绍了此芯片的原理和特点，然后基于FPGA 完成了对FLASH 芯片的接口设计，程序使用了Verilog HDL [2]硬件描述语言并采用了模块化的设计方法，最后通过有限状态机实现了对FLASH 的读写控制。
1AM29LV320D 芯片介绍AM29LV320D 芯片属于NOR 型FLASH 芯片，其主要特点如下：1.13.0V 单电源供电，全电压工作范围2.7~3.6V ，规范电压范围3.0~3.6V 。
1.2内部分为71个扇区，8个8K 字节扇区，63个64K 字节的扇区；或者分为8个4K 字扇区，63个32字扇区。
可以对任一扇区单独进行读、写和擦除操作。
它还具有扇区保护功能，可以锁定任一扇区，保护其中的内容不被修改或擦除，也可以对锁定的扇区解锁，以改变其中的内容。
1.3具有擦除暂停/擦除恢复功能。
在暂停擦除操作过程中，支持读写不处于擦除状态的块。
数据查询位和数据切换位，可通过软件方法检测编程/擦除操作的状态。
Ready/Busy#管脚，可以通过硬件方法检测编程/擦除操作的状态。
2AM29LV320D 芯片程序设计及仿真验证2.1FLASH 擦除程序模块设计AM29LV320D 擦除命令共需要6个总线周期，第1、2周期为解锁周期，第3周期为建立编程命令，第4、5周期为解锁周期，第6周期为擦除命令。
擦除方式分为整片擦除和扇区擦除；芯片若工作于字节模式下并设置为整片擦除方式，则第1个周期向地址AAAH 写入数据AAH ，第2周期向地址555H 写入数据55H ，第3周期向地址AAAH 写入数据80H ，第4周期向地址AAAH 写入数据AAH ，第5周期向地址555H 写入数据55H ，第6周期向地址AAAH 写入数据10H 。
基于FPGA控制的NAND Flash存储设计
该存储 电路 主要完成对数据 的实时存储及操
作， 电源模块对其他模块供 电， 使其 进入正常工作
状态 ； 高速数据接收发送模块实现数据的高速 长距
离传输 ， 其 一般采 用 Ｌ Ｖ Ｄ Ｓ ， Ｈ ｏ ｔ ｌ ｉ ｎ ｋ芯片实 现此功 能； Ｆ Ｐ Ｇ Ａ作为整个存储 电路的控制核心 ， 接收上级
以扩展 到所有类似 Ｆ ｌ ａ ｓ ｈ存储 系统 中， 对其他 的电路具 有一定 的借鉴意义。 关键词 Ｆ ｌａ ｓ ｈ Ｆ Ｐ Ｇ Ａ 三线控制 无效块地址列表
中图法分类号
Ｔ Ｐ ３ ３ ３ ；
文献标志码
Ａ
现代信息存 储技术 中对存储器 的容量和速度 及存储可靠性提出越来越高 的要求 ， 而传统的存储 器件如 Ｄ Ｒ Ａ Ｍ， Ｓ Ｒ Ａ Ｍ， Ｅ Ｐ Ｒ Ｏ Ｍ， Ｅ Ｅ Ｐ Ｒ Ｏ Ｍ 等 由于 容 量小 、 速度低等缺点无法满足高速大容量存储 的技 术要求 ， Ｆ ｌ ａ ｓ ｈ因其具有体积小 、 成本低 、 功耗小 、 寿 命长 、 存储密度 高等特点 ， 逐 渐成为高速 大容量存 储系统设计 的主流方案 。Ｆ ｌ ａ ｓ ｈ存储是一种非易
图２ Ｆ Ｐ Ｇ Ａ控 制模 块 设 计 框 图
表 １ 状态线组合指令定义
制模块 ， 另一个功能是将接收或发送 的数据进行 串
图 １ 系 统 硬 件 结 构 框 图
易实现大容 量存储 ， 而且其读写 和擦除速度很 快 ， 其缺点是逻辑控制 比较复杂， 需要 相应 的逻辑控制
器件如单片机 ， Ｃ Ｐ Ｌ Ｄ ， Ｆ Ｐ Ｇ Ａ等对 其进行逻辑控 制 ， 其中 Ｆ Ｐ Ｇ Ａ由于时钟频率高、 内部延时小 、 全部控制 逻辑 由硬件完成 、 速度快 、 效率高 以及丰富 的逻
基于amba总线的dma模块的设计与验证
一、概述在当今数字化时代，数据传输的速度和效率对于各种应用来说都至关重要。
直接内存访问（Direct Memory Access，DMA）技术作为一种高效的数据传输方式，受到了广泛的应用和重视。
而基于amba总线的DMA模块的设计与验证则成为了当前数字系统设计中的一个热门话题。
本文将重点探讨基于amba总线的DMA模块的设计与验证。
二、amba总线的概述1. amba总线的特点amba（Advanced Microcontroller Bus Architecture）总线是由ARM公司提出的一种包括高性能处理器、外设和内存控制器的高性能总线协议。
amba总线具有高效的数据传输能力和灵活的系统架构，能够满足不同领域的各种应用需求。
2. amba总线的组成amba总线由三个核心部分组成，分别是高性能总线（AHB）、低功耗总线（APB）和系统接口标准（AXI）。
这三个部分分别适用于不同的场景和需求，为数字系统设计提供了灵活的选择。
三、DMA模块的设计1. DMA模块的功能DMA模块是一种能够在CPU不参与的情况下实现设备间数据传输的硬件模块。
其主要功能包括数据传输请求、位置区域映射、传输控制等。
设计一个高效的DMA模块对于提高系统整体性能和节约CPU资源具有重要意义。
2. 基于amba总线的DMA模块基于amba总线的DMA模块需要符合amba总线的协议规范，利用amba总线的高性能和灵活性来实现快速、高效的数据传输。
通过适当的设计和调试，可以使得DMA模块在各种场景下都能够稳定可靠地工作。
四、DMA模块的验证1. 验证方法DMA模块的验证是设计过程中不可或缺的一部分。
常见的验证方法包括仿真验证、逻辑验证和实际硬件验证。
在设计基于amba总线的DMA模块时，需要特别关注amba总线协议规范的验证，以保证DMA模块与amba总线的兼容性和稳定性。
2. 验证工具为了进行DMA模块的验证工作，需要使用一些专业的验证工具，如ModelSim、VCS等。
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DesignofNANDFLASHControlInterfaceBasedonAMBAGeneralBusTANGYu2Guang,WANGZhen,LINGMing(NationalEngineeringResearchCenterforASICSystem,Nanjing210096,China)
Abstract: NANDFLASHuses8I/Osignallinestocomplicatedtransmitcontrol,addressanddatainformation.sotheinterfaceisspecial.ThisdesignbasedontheARM7TDMIcore,AMBAAHBgeneralbus,supports1bitECCverificationand1bitwidthconversion.Thestatemachineconsistsoffourstategroups.CommandstategroupfulfillsthefunctionofsendingcommandtoNANDFLASH.AddressstategroupfulfillsthefunctionofsendingaddresstoNANDFLASH.Readstategroupfulfillsreadingfunction.Writestategroupfulfillswritingfunction.Aftersimulationandrealchipfunctiontest,allfunctionsaccordwiththeNANDFLASHspecification.Keywords: NANDFLASH;AHB;interfacemodule;ECCEEACC: 1130B;1265B
一种基于AMBA总线的NANDFLASH控制接口电路设计唐宇光,王 镇,凌 明(东南大学国家专用集成电路系统工程技术研究中心,南京210096)
摘要:
NANDFLASH采用8根I/O信号线复杂的传送控制、地址和数据信息,其控制逻辑需要专门设计。该接口设
计基于ARM7TDMI核,AMBAAHB总线结构,支持1bitECC校验和位宽转换。接口设计中的状态机由命令字发送状态组完成对NANDFLASH命令字发送,地址发送状态组完成写地址发送,读状态组完成读操作,写状态组完成写操作。该设计已通过仿真和芯片验证测试,功能符合NANDFLASH操作规范。关键词:
NANDFLASH;AHB;接口模块;ECC校验
中图分类号:TN79 文献标识码:A 文章编号:1005-9490(2004)02-0306-06
NANDFLASH作为主流内存,具有存储密度高,擦除和读出数据快的特点,每单位存储价格低,在嵌入式系统中适合大容量数据存储。但是应用NANDFLASH必须提供专用的接口控制时序,因此目前设计主流的嵌入式SOC芯片如果要提供对NANDFLASH的支持,就需要设计一个NANDFLASH控制模块电路。我们设计的32bit嵌入式SOC芯片,支持ROM,SRAM,SDRAM,NORFLASH,NANDFLASH的读写。其中对NANDFLASH提供了一个片选。本文中将首先介绍NANDFLASH的操作方法,基于此操作方法,详细介绍该接口电路的结构,读写数据流。重点介绍了NANDFLASH的详细操作,ECC
校验原理,和状态机控制。在文章最后,将是该模块在SUN服务器上的仿真时序图。
1 NANDFLASH操作详细介绍 当前的Flash主要有三种,包括NORFLASH,
NANDFLASH,ANDFLASH。其中NANDFLASH性能较之NORFLASH,ANDFLASH优越。NAND的写入速度更快,擦除速度只有4ms,读出速度稍慢。
第27卷第2期2004年6月 电 子 器 件ChineseJournalofElectronDevices Vol.27,No.2June.2004
收稿日期:2004-04-06
作者简介:唐宇光(1977-),男,天津人,硕士研究生,现在东南大学国家专用集成电路系统工程中心从事数字专用集成电 路设计研究,dragon182cn@seu.edu.cn.NAND器件使用I/O口来串行地存取数据,共有8根I/O信号线用来传送控制、地址和数据信息。读和写操作采用512byte的块操作,称之为整页操作。在NAND闪存中每个块的最大擦写次数是一百万次,寿命很长。同时在器件尺寸上NAND尺寸要比NOR器件小8倍,非常适合嵌入式系统的小型化。为了解决NANDFLASH操作的位反转问题,通常在使用NAND闪存的时候,同时使用EDC/ECC算法对反转位鉴别。在NANDFLASH的代码执行操作上,必须有内存软件支持,即所谓的MTD技术。下面我们用SandiskSDTNF2256为例子,对该256MB的NANDFLASH的读写波形,以及部分操作命令加以介绍。在该芯片每次操作前,必须首先发出命令字,NANDFLASH的命令字寄存器接收到命令后,控制逻辑做出相应的操作。最常见的三种命令字:x00H读命令字,x80H写命令字,x10H编程命令字。在NANDFLASH中除了命令字寄存器,在NANDFLASH中还包括两个主要寄存器,地址寄存器和配置寄存器。分别用来保存操作地址和配置读写时序。图1是NANDFLASH的标准读时序。从图中可以看到七根信号线,还有一根WRITEPROTECT信号线,作为写保护信号线,这就是NANDFLASH的全部信号线。具体的读操作如下:发命令阶段,在片选信号CE有效的情况下,首先命令允许信号CLE有效,此时写入信号WE有效,芯片准备好信号R/B置高,表示准备好。同时向I/O口发送x00H命令,表示是读操作。发地址阶段,此时片选有效,地址允许信号线有效,写入信号WE保持有效,连续发送三个地址,地址N选中存储区中的page页,地址M再从这个page页中选中起始地址。三个地址全部输入NANDFLASH后,此时R/B信号将维持busy状态一段时间,此后RΠB变为准备好状态。最图1 NANDFLASH读操作后是数据输出阶段,读有效信号置低有效,每次低有效时,将会输出一组数据。如此往复直到所有的数据输出完毕。图2是向NANDFLASH进行的标准写入操作序列,该操作命令称为连续数据写入。因为波形图和读操作的波形图相似,只给出了写操作流程图。注意到操作的最后阶段,x70H命令是指状态读操作。每次完成写入操作后,都要进行一次状态读操作,以监测NANDFLASH内部状态。至于写入操作的时序除了WE在数据输入阶段低有效,RE此时为高,其他控制信号线与读操作时的控制信号线状态相同。
图2 NANDFLASH写操作除了以上基本的读操作,写操作,状态读操作,我们设计的控制模块还包括自动块擦除操作功能,但是不支持该芯片的ID读操作。
2 设计背景和子模块划分 该NANDFLASH控制接口电路是32bit微处理器的外部存储器接口EMI(externalmemoryinterface
)
中的一个模块。该款32bit微处理器的结构如图3
所示,其中内核采用ARM公司的ARM7TDMI,总线采用32bit高性能数据总线AHB。支持NAND
FLASH的整页读写操作,ECC校验,以及自刷新功能。总线接口模块负责锁存总线来的地址,数据,
控制字信号,可支持写缓存功能。SDRAM接口模块负责SDRAM控制读写功能,SRAM接口模块负责SRAM,NORFLASH,ROM控制读写功能。NAND
FLASH控制模块负责NANDFLASH控制,读写功能。DEC模块负责总线来的地址的译码工作,与NANDFLASH控制模块之间的关系不大。NANDFLASH控制模块包括一个数据FIFO,在总线和NANDFLASH之间缓存数据。ECC模块负责写数据和读数据的数据校验。状态机模块负责整个模块的状态控制,完成对NANDFLASH的读,
写,发命令字,发地址等状态控制操作。寄存器堆包括三个寄存器:配置寄存器,命令寄存器,地址寄存器。配置寄存器负责配置对NANDFLASH控制指令的时序配置。命令寄存器和地址寄存器分别寄存发给NANDFLASH的命令字和地址。详细的设计图在4中分读和写作详细介绍。EMI总体框架如图3所示:
703第2期 唐宇光,王 镇等:一种基于AMBA总线的NANDFLASH控制接口电路设计 图3 外部存储器控制接口框架图3 对AMBAAHB总线的支持 该设计是基于AMBAAHB总线的SLAVE模块。AMBA210总线为嵌入式微控制器定义了一套片上总线标准,设计用户可独立设计基于该规范的外围IP。NANDFLASH控制模块通过AHB总线接口模块和AHB总线接口通讯。总线输入信号包括时钟信号HCLK,片选信号SEL,复位信号HRESET,地址信号HADDR[31:0],数据信号HWDATA[31:0]。还包括控制信号组:HWRITE为读写控制信号,HTRANS[1:0]表示当前的传输类型,HSIZE[2:0]表示当前的总线传输位宽。HPROT[3:0]表示是指令预取还是数据访问。AHB总线接口模块返回给总线的信号有:读数据信号HRDATA[31:0],HREADY表示一次传输完成与否,HRESP[1:0]信号表示一次传输的状态。AHB总线接口模块负责在实际的NANDFLASH控制逻辑和AHB总线间传输控制,地址信号。工作时,先对地址进行译码,判断是对寄存器的访问还是对外部存储器的访问。注意到对NANDFLASH的访问是通过寄存器访问的方式进行的。因为SRAM和SDRAM存储器在总线上都是有统一的地址的,而NANDFLASH在总线上没有统一的编址,只有NANDFLASH控制模块中的寄存器有统一的编址。在接口模块中有一个AFIFO(地址FIFO),负责缓存来自总线的控制,地址信号,并发送给后面的实际控制逻辑。当实际的NANDFLASH控制逻辑完成一次控制信号传输后,将发出请求将该模块中的AFIFO出栈一次,以删除刚刚使用过的总线地址和控制信号,这样就完成了一次总线控制,地址信号传输的全过程。在作写操作时,总线接口模块将通过DFIFO
(数据FIFO)来缓存数据,用以提高总线使用效率。
读操作时,读出数据通过该模块的组合逻辑直接送到总线,这样读出速度更快。
4 NANDFLASH控制模块详细设计 如图4与图5所示,是本设计内部的详细子模块,我们将通过写数据流和读数据流说明各自模块的功能和整个控制模块的设计思路。写数据流:总线向总线接口模块发送对NAND
FLASH的操作命令,地址,经过缓存,送入NANDFLASH控制模块,写入寄存器堆,状态机将命令和地址按序送入NANDFLASH通知其准备接受数据。然后,来自总线的写入数据经过总线缓存模块缓存后,也送入NANDFLASH控制模块。写入数据将通过FIFO缓存,这时是32bit宽度,通过位宽转换逻辑,转换成8bit宽,由状态机逻辑控制写入NANDFLASH。同时,8bit宽的写入数据也传入ECC校验模块,产生校验码,校验码将随同写入数据一起写入NANDFLASH。不同之处在于,写入数据存入NANDFLASH的主存储区,校验码写入NANDFLASH的备用存储区。