数字逻辑第六章(2010)
数字逻辑第六章课件
2. 应用举例
A3 =0时，片Ⅰ工作，片Ⅱ禁止
(1)功能扩展(利用使能端实现)
仿真 扩展位 控制 图3-9 用两片74LS138译码器构成4线—16线译码器 A3 =1时，片Ⅰ禁止，片Ⅱ工作 使能端
(2) 实现组合逻辑函数F（A，B，C）
F ( A, B, C ) mi (i 0 ~ 7)
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai ( Bi Ci 1 Bi Ci 1 ) Ai ( Bi Ci 1 Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
试将8421BCD码转换成余3BCD码 （1）真值表 （2）卡诺图
0 1 2 3 4 5 6 7 8 9 10 8421码 余3码 B3 B2 B1 B0 E3 E2 E 1 E0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0
Yi S mi mi ( S 1, i 0,1,2,7)
比较以上两式可知，把3线—8线译码器 74LS138地址输入端（A2A1A0）作为逻辑函数的输 入变量（ABC），译码器的每个输出端Yi都与某一 个最小项mi相对应，加上适当的门电路，就可以利 用译码器实现组合逻辑函数。
《数字逻辑教案》
《数字逻辑教案》word版第一章：数字逻辑基础1.1 数字逻辑概述介绍数字逻辑的基本概念和特点解释数字逻辑在计算机科学中的应用1.2 逻辑门介绍逻辑门的定义和功能详细介绍与门、或门、非门、异或门等基本逻辑门1.3 逻辑函数解释逻辑函数的概念和作用介绍逻辑函数的表示方法，如真值表和逻辑表达式第二章：数字逻辑电路2.1 逻辑电路概述介绍逻辑电路的基本概念和组成解释逻辑电路的功能和工作原理2.2 逻辑电路的组合介绍逻辑电路的组合方式和连接方法解释组合逻辑电路的输出特点2.3 逻辑电路的时序介绍逻辑电路的时序概念和重要性详细介绍触发器、计数器等时序逻辑电路第三章：数字逻辑设计3.1 数字逻辑设计概述介绍数字逻辑设计的目标和方法解释数字逻辑设计的重要性和应用3.2 组合逻辑设计介绍组合逻辑设计的基本方法和步骤举例说明组合逻辑电路的设计实例3.3 时序逻辑设计介绍时序逻辑设计的基本方法和步骤举例说明时序逻辑电路的设计实例第四章：数字逻辑仿真4.1 数字逻辑仿真概述介绍数字逻辑仿真的概念和作用解释数字逻辑仿真的方法和工具4.2 组合逻辑仿真介绍组合逻辑仿真的方法和步骤使用仿真工具进行组合逻辑电路的仿真实验4.3 时序逻辑仿真介绍时序逻辑仿真的方法和步骤使用仿真工具进行时序逻辑电路的仿真实验第五章：数字逻辑应用5.1 数字逻辑应用概述介绍数字逻辑应用的领域和实例解释数字逻辑在计算机硬件、通信系统等领域的应用5.2 数字逻辑在计算机硬件中的应用介绍数字逻辑在中央处理器、存储器等计算机硬件部件中的应用解释数字逻辑在计算机指令执行、数据处理等方面的作用5.3 数字逻辑在通信系统中的应用介绍数字逻辑在通信系统中的应用实例，如编码器、解码器、调制器等解释数字逻辑在信号处理、数据传输等方面的作用第六章：数字逻辑与计算机基础6.1 计算机基础概述介绍计算机的基本组成和原理解释计算机硬件和软件的关系6.2 计算机的数字逻辑核心讲解CPU内部的数字逻辑结构详细介绍寄存器、运算器、控制单元等关键部件6.3 计算机的指令系统解释指令系统的作用和组成介绍机器指令和汇编指令的概念第七章：数字逻辑与数字电路设计7.1 数字电路设计基础介绍数字电路设计的基本流程解释数字电路设计中的关键概念，如时钟频率、功耗等7.2 数字电路设计实例分析简单的数字电路设计案例讲解设计过程中的逻辑判断和优化7.3 数字电路设计工具与软件介绍常见的数字电路设计工具和软件解释这些工具和软件在设计过程中的作用第八章：数字逻辑与数字系统测试8.1 数字系统测试概述讲解数字系统测试的目的和方法解释测试在保证数字系统可靠性中的重要性8.2 数字逻辑测试技术介绍逻辑测试的基本方法和策略讲解测试向量和测试结果分析的过程8.3 故障诊断与容错设计解释数字系统中的故障类型和影响介绍故障诊断方法和容错设计策略第九章：数字逻辑在现代技术中的应用9.1 数字逻辑与现代通信技术讲解数字逻辑在现代通信技术中的应用介绍数字调制、信息编码等通信技术9.2 数字逻辑在物联网技术中的应用解释数字逻辑在物联网中的关键作用分析物联网设备中的数字逻辑结构和功能9.3 数字逻辑在领域的应用讲述数字逻辑在领域的应用实例介绍逻辑推理、神经网络等技术中的数字逻辑基础第十章：数字逻辑的未来发展10.1 数字逻辑技术的发展趋势分析数字逻辑技术的未来发展方向讲解新型数字逻辑器件和系统的特点10.2 量子逻辑与量子计算介绍量子逻辑与传统数字逻辑的区别讲解量子计算中的逻辑结构和运算规则10.3 数字逻辑教育的挑战与机遇分析数字逻辑教育面临的挑战讲述数字逻辑教育对培养计算机科学人才的重要性重点和难点解析重点环节一：逻辑门的概念和功能逻辑门是数字逻辑电路的基本构建块，包括与门、或门、非门、异或门等。
数字逻辑第六章
LDB ( Q2 Q1 ) T2
ADD Q2Q1 (电平信号控制)
CLR Q2 Q1 (电平信号控制)
1
2
P172 例6 举例
T 1 T1 T2
T1
2
3
4
5
6
7
8
T2
CLR
LDA LDB ADD
P172 例6 举例
例2
已知ASM图如下，用PLA阵列和一定数量的D触发器实现。
3个状态-----需要2个触发器
S0 S1 S2 S3
函数发生器
4
Ai i = 0,1,2,3
4
Bi
子系统ALU
74LS181功能表
演示_74LS181功能
74LS181
● 二、寄存器堆
寄存器
通用寄存器： 暂存参与ALU运算的数据和结果。4、8、16、32位
专用寄存器： 状态寄存器、指令寄存器、程序计数器
ALU A E A0~3 B E B0~3 双端口寄存器组
数字系统
要求
最上层系 统设计
划分
若干子系统
划分
若干功能块
From top to down 自上而下
设计控制器 简单的模块
时序机
数字系统的设计方法
概念设计 系统验证 系统设计和描述
系统划分 设计者
功能验证
子系统功能描述
综合 电子系统设计自动化 EDA Electronic Design Automation 芯片 数字系统的设计流程
0
1
X
S2
S3
1 0 P169 例4演示 ASM图举例
1
X
Z=1
例3 同步时序状态机如图所示，其中X1、X2是两个外部输入信号，Z是 输出信号。将时序状态机转换为ASM图。
数字电路课件-数字逻辑设计第六章-文档资料
4
74x151 S[2:0] DI1 DI2 DI2 DI3 DI3 DI4 DI4 DI5 DI5 DI6 DI6 DI7 DI7 DI0 DI0 DI1 EN CBA D0 D1 D2 D3 D4 D5 D6 D7
B0
解：1、写表达式 2、列真值表
G0
G3 = B3 G2 = B3B2 G1 = B2B1 G0 = B1B0
3、分析功能 二进制码至格雷码的转换电路
24
组合电路的综合
用门电路
函数化简
问题 逻辑 选定 器件 类型 将函数 式变换 用MSI组合 电路或PLD 电路处理 电路
描述
抽象
实现
真值表 或 函数式
25
P2 X1X0
00 Y 01 Y11 10 Y1Y X P3 P2 0 1 X0 1 0 00 0 0 0 0 0 0 0 0 0 010 0 1 0 0 0 0 1 0 0 110 1 1 10 0 0 0 0 1 0 0 0 101 0 1 1 10 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 0 0 1 1 0 0 0 0 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1
S=0 Y=A S=1 Y=B 74x157
P341图6-8
G 1Y~4Y S 1A~4A 1B~4B
74x157 G 1Y~4Y S 1A~4A 1B~4B
P7~0
Q7~0
M X[7:0] Y[7:0]
20
P=Q P>Q
6doc-第六章 采用中、大规模集成电路的逻辑设计
第六章 采用中、大规模集成电路的逻辑设计 教学重点：在了解典型中、大规模集成电路逻辑功能的基础上，掌握现代逻辑设计的方向。
教学难点：采用双向移位寄存器设计的计数器的“模”的概念。
6．1二进制并行加法器(四位超前进位加法器74283)介绍能提高运算速度的四位超前进位加法器74283。
对于这些集成电路，主要是掌握它的外部功能，以便设计成其它逻辑电路。
对内部逻辑电路只作一般了解。
四位超前进位加法器74283是中规模集成电路的组合逻辑部件。
74283引脚较少，输入端为被加数和加数共8个，另一个从低位来的进位端1个。
输出端5个，其中4个为和数端，1个为向高位的进位端。
这两个进位端可用来扩展容量。
功能：对被加数和加数作二进制数的加法运算，运算结果为二进制数，亦可看成代码。
例6.1 用四位二进制加法器74283设计一个四位加法/减法器。
●逻辑符号内的引脚符号与外部电路的输入到引脚的信号要加以区别。
设计思路：两数做加法时，信号直接加到引脚；做减法时先把减数连同符号位按位求反，同时从低位来的进位端置1，即变成补码信号后再加到引脚，把减法转化为加法。
设计方法：在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个接加数或减数的输入信号，另一个接加、减法控制信号，低位来的进位端连接这控制端。
当控制端信号为1时，输入信号通过异或门后变反，故作减法运算；当控制端信号为0时，输入信号通过异或门后不变，故作加法运算。
所设计的逻辑电路图见P196图6.3。
例6.2 用四位二进制加法器74283设计一个将8421BCD 码转换成余3码的代码转换电路。
设计思路和方法：余3码是从8421BCD 码加3后实现的，故在被加数端接入8421BCD 码信号后，可直接在加数信号输入端接0011信号即可。
这时和数输出端就输出余3码。
●注意：从低位来的进位端应置0，不能悬空(因悬空的效果是高电平1)。
所设计的逻辑电路图见P196图6.4。
在线网课《数字逻辑(山东联盟-烟台大学)》课后章节测试答案
绪论单元测试1【多选题】(5分)计算机的五大组成部分是（）、（）、（）、输入设备和输出设备。
A.控制器B.运算器C.硬盘D.存储器2【判断题】(5分)数字逻辑课程是计算机专业的一门学习硬件电路的专业基础课。
A.错B.对3【判断题】(5分)计算机的运算器是能够完成算术和逻辑运算的部件，逻辑运算比如与运算。
A.错B.对第一章测试1【单选题】(10分)与二进制数1101011.011对应的十六进制数为（）A.53.3B.73.3C.6B.3D.6B.62【单选题】(10分)与二进制数101.011等值的十进制数是（）A.5.175B.5.375C.3.625D.5.6753【单选题】(10分)（17）10对应的二进制数是（）A.10011B.101111C.10110D.100014【判断题】(10分)数字电路中用“1”和“0”分别表示两种状态,二者通常无大小之分A.错B.对5【判断题】(10分)格雷码具有任何相邻码只有一位码元不同的特性A.对B.错6【多选题】(20分)以下代码中为无权码的为()A.余三码B.格雷码C.5421BCD码D.8421BCD码7【单选题】(10分)十进制数25用8421BCD码表示为（）A.00100101B.11010C.11001D.101018【单选题】(10分)BCD码1001对应的余3BCD码是（）A.1011B.1100C.1000D.10109【单选题】(10分)8421BCD码001001010100转换成十进制数为（）A.252B.1250C.1124D.254第二章测试1【单选题】(5分)在何种输入情况下，“或非”运算的结果是逻辑0A.任一输入为0，其他输入为1B.全部输入是0C.全部输入是1D.任一输入为12【单选题】(5分)一个两输入端的门电路，当输入为1和0时，输出不是1的门是（）A.或门B.异或门C.与非门D.或非门3【多选题】(10分)求一个逻辑函数F的对偶式，可将F中的（）。
数字逻辑 第六章习题答案
6 用T触发器作为存储元件，设计一个脉冲异步时序 电路，该x2”时，在输出端Z产生 一个脉冲，平时Z输出为0。 解
(1) 建立原始状态图和原始状态表
由题意可知，该电路有两个输入，一个输出。由 于要求输出为脉冲信号，所以，应将电路设计成 Mealy模型。设电路初始状态为A，根据题意可作 出原始状态图如图10所示，原始状态表如表6所 示。
2 分析图所示脉冲异步时序逻辑电路。 (1) 作出状态表和时间图； (2) 说明电路逻辑功能。
解（1）该电路是一个Moore型脉冲异步时序逻辑 电路,其输出即电路状态。激励函数表达式为
(2) 电路的状态表
（3）时间图
（4）由时间图可知，该电路是一个模6计数器。
3 分析图5所示脉冲异步时序逻辑电路。 (1) 作出状态表和状态图；
1 1
③最高位触发器的状态y2在y1由0变为1时发生变化， 即y1发生一次0→1的跳变，触发器产生一次翻转。 因此，可令该触发器的时钟端信号C2=y1，输入端 信号 D2 y2
（3）综合上述分析结果，可得到三位二进制减1计 数器的激励函数表达式为
（4）根据所得激励函数表达式，可画出三位二进 制减1计数器的逻辑电路图如图9所示。
(2) 状态化简 表6所示状态表已达最简。 (3) 状态编码 由于最简状态表中有三个状态，故需用两位二进制代码表 示。设状态变量为y2、y1，根据相邻编码法原则，可令 y2y1=00表示状态A, y2y1=01表示状态B, y2y1=11表示状态 C，由此得到二进制状态表如表7所示。
(4) 确定激励函数和输出函数 确定激励函数和输出函数时注意： ● 对于多余状态y2y1=10和不允许输入x2x1=11，可作为无关条 件处理； ● 当输入x2x1=00时，电路状态保持不变； ● 由于触发器时钟信号作为激励函数处理，所以，可假定次态 与现态相同时，触发器时钟信号为0，T端为d。 据此，可列出激励函数和输出函数真值表如表8所示。
《数字逻辑设计》第6章 险象及消除
if WYZ=001, F=X' from X to F：存在3条路径
组ห้องสมุดไป่ตู้电路中的险象
功能冒险
多个输入信号 同时改变，因 速度不同产生 错误信号脉冲
F (100) = F (111) = 1
BC A 00 01 11 10
0 11 1 1 0
初值 C 较快： 100 B 较快： 100
过渡值 101 110
终值 111 111
F值 111 101
静态1冒险
BC: 00 11
真值表
ABC F 0000 0010 0100 0111 1001 1011 1100 1111
Unit 6 组合逻辑电路设计
使用有限扇入门设计组合电路 组合电路中的险象
Gate Delays Static hazard
险象判断及消除
静态1冒险 静态0冒险
输出波形
动态冒险 输入信号发生一次改变引起多个 错误信号脉冲
功能冒险 多个输入信号的变化不同步而产 生的错误信号脉冲
Example
组合电路中的险象
F = AB+AC
理论上
if B = C =1 F = A + A=1
A
B
e
d
A
g
+F
dg
e
C
F
tp
实际上
静态1冒险
Example
化简后是否存在相切的卡诺圈
F = AD+AC+ABC
CD AB 00
00 0 01 0 11 1 10 0
01 11 10 111 111 100 000
BCD=101时，存在险象
数字逻辑设计第6章 时序逻辑电路习题与解答
L’／C 为 1 时，装入无效，161 对输入的 CLK 进行计数。 L’／C 为 1 或为 O 时，装入有效，而装入值为 D3=Q2，D2=Q1，D1=Q0，D0=串 行输入数据，所以该电路的功能将数据左移，低位补的是串行输入数据。 6-11 试分析图 6-74 的计数器在 C=1 和 C=0 时各为几进制计数器?
第 6 章 习题
6-1 说明时序电路和组合电路在逻辑功能和电路结构上有何不同?
题 6-1 答：
逻辑功能上，时序电路任一时刻的输出不仅取决于当时的输入，而且与电路 的原状态有关。
结构上的特点有两点： (1)时序电路中包含存储元件，通常由触发器构成。 (2)时序电路的存储元件的输出和电路输入之间存在着反馈连接。
Q2Q1Q0
000
/0
/1
001
/0
010
/0
101
/0
100
/0
011
由状态转换图可画出 Q2Q1Q0 和输出 F 的状态卡诺图如下：
Q1Q0 Q2 00 01 11 10
00
0
10
Q1Q0
Q2
00
01 11 10
00
10
0 10
11 0 X X
(a)Q2 卡诺图
Q1Q0 Q2 00 01 11 10
6-3 试分析图 6-69 所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态 方程和输出方程，画出电路的状态转换图。
F
FF0
DQ >C 1 Q
CLK
FF1
DQ >C 1 Q
图 6-69
题 6-3 解：根据图 6-69 可写出如下驱动方程：
第6章 数字逻辑基础
6.3 逻辑代数基础
6.3.1 基本逻辑运算
逻辑运算共有三种基本运算：与、或、非。 ⒈ 与逻辑和与运算
⑴ 逻辑关系 只有当决定某种结果的条件全部满足时， 这个结果才能产生。 B＝AB ⑵ 逻辑表达式: F＝A· ⑶ 运算规则: ① 0· 0＝ 0 ② 0· 1＝1· 0＝ 0 ③ 1· 1＝ 1 口诀：有0出0，全1出1。 ⑷ 逻辑电路符号 国标符号 与逻辑关系示意图
⑴ 逻辑关系 条件和结果总是相反。 ⑵ 逻辑表达式： F＝ A
⑶ 运算规则: ① A＝0，F＝1
② A＝1，F＝0 ⑷ 逻辑电路符号 非逻辑关系示意图
国标符号
常用符号
国际符号
⒋ 复合逻辑运算 复合逻辑运算次序规则：
① 有括号时，先括号内， 后括号外； ② 有非号时应先进行非 运算； ③ 同时有逻辑与和逻辑 或时，应先进行与运算。
⒉ 十六进制数
[N]16＝hi-1 hi－ 2 ＝ 进位规则：逢十六进一 ×16i-1 + ×16i-2 + … + h1 ×161 + h0 ×160
n h × 16 ∑n n=0
i -1
例如：AB H＝10×161+11×160＝160+11＝171 尾缀H表示数N是十六进制数
表6-1 十六进制数、二进制数和十进制数对应关系表
表6-2 十进制数与 8421 BCD码对应关系 十进制数 8421 BCD码 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001
⒉ 转换关系 ⑴ BCD码与十进制数相互转换 【例6-7】[010010010001]BCD＝[0100 1001 0001]BCD＝491 4 9 1 【例6-8】786＝[0111 1000 0110]BCD＝[011110000110]BCD 7 8 6 ⑵ BCD码与二进制数相互转换
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74161的功能表
__
________
CP
φ
RD
0 1
LOAD φ
ENP φ
φ
ENT
工作状态 置零 预置数 保持 保持（但C=0） 计数
φ
φ
0 1 1 1
φ
1 1 1
0
φ
1 0 1
φ
1
当 R D ＝ LOAD ＝1，ENP＝ENT＝1时，工作在计数 状态，当出现1111状态时C＝1，电路从1111状态返 回0000状态，C端从高电平跳变至低电平。可以利用 C端输出的高电平或下降沿作为进位输出信号。 74LS160（十进制）在内部电路结构形式上与 74161有些区别，但外部引线的配置、引脚排列和功 能均相同。
φ
φ
0 1 1 1
φ
φ
φ
1 1 1
0
φ
1 0 1
1
当 R D ＝0时所有触发器将同时被置零，置零操作不 受其他输入端状态的影响，与时钟的边沿有否无关， 所以是异步置零（复位）。 当 R D＝1 、 LOAD ＝0时，电路工作在预置数状态， 并在上升沿出现时实现预置，该计数器实现的是同步 预置。
74161的功能表
A
B
C
D
SD
& SD
RD
RD
RD
RD
&
&
CK A
R0 (1) R0 ( 2 )
CK B
R9 (1) R9 ( 2 )
5.两个置0输入端：R0(1)和R0(2)，当两个置0输入端都 是高电平时，计数器进入0000的状态（异步置0，R9(1) 和R9(2)中应有一个为0）。 6.两个置9输入端：R9(1)和R9(2)，当两个置9输入端都 是高电位时，计数器进入1001的状态（异步置9， R0(1)和R0(2)中应有一个为0）。
RD
LOAD
7 4 1 6 1 时 序 图
Vcc RCO Q0 Q1 Q2 Q3 ET LD
16 15 14 13 12 11 10 9
74161
1
2
3
4
5
6
7
8
RD CP D0 D1 D2 D3 EP GND
此引脚图选自其他资料， 引脚的端子名称不同
(2)74LS192：可预置十进制可逆计数器 74LS192计数的编码采用8421码，计数循环是0000～ 1001。 采用双时钟方式的可逆计数器。当外部时钟接到CKUP 时进行加计数，接到CKDW时进行减计数。
RD 为异步清零
(复位)端； ENP和ENT为 工作状态控制端。
D0 G5 & D1
CP
Q0
&
& 1K
G9
FF1
G10G17 &
≥1
& 1J
C1 R
Q1
&
& 1K
1
G2
G11
计数脉冲
G6 & G3 G7 &
& G12G18
≥1
FF2
& 1J
C1 R
Q2
D2
&
& 1K G13 FF3 & 1J
C1 R
_________
CKUP CKDW LOAD
CLR
D
C
φ
B
φ
A φ
QD
QC
QB
QA
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ φ
φ
φ
φ
74LS192的进位／借位输出是分开的，进位输出 是 CO ，加法计数进入状态1001后产生一个时钟周 期宽度的负脉冲输出。借位输出是 BO ，减法计数 进入状态0000后产生一个时钟周期宽度的负脉冲输 出。进位、借位的特性没有在功能表中表示出来， 因此许多手册中还需要对功能进行文字性的描述。
(2)预置功能 多数计数器都具有预置功能。计数器有一个预制控制 端， LOAD ，低电平有效。当 LOAD ＝0时，计数器 将预置信号加到每个触发器。预置方式分为同步预置 和异步预置。 异步预置：异步预置类似于触发器的异步复位／置位， 只要预置控制信号 有效，就立即实现预置，每 LOAD 个触发器的输出等于它的预置值。 同步预置：同步预置要求预置控制信号 LOAD 必须有 效，但是预置信号有效后，并不立即实现预置，而是 要到下一次有效时钟边沿到来时，才实现预置功能。 即：预置要和时钟同步。
第六章 中规模时序集成电路及应用
(介绍中规模集成计数器及移位寄存器功能及应用)
6．1中规模异步计数器
为了适应不同用途的需要，达到多功能的目的，中规 模异步计数器通常采用组合式的结构形式，即由两个 独立的计数器来构成整个的计数器芯片。 74LS90： 内部 结构 通常 可由 手册 给出
CK A
QA
QB
__
________
CP
φ
RD
0 1
LOAD φ
ENP φ
φ
ENT
工作状态 置零 预置数 保持 保持（但C=0） 计数
φ
φ
0 1 1 1
φ
1 1 1
0
φ
1 0 1
φ
1
当 R D ＝ LOAD ＝1，ENP＝0，ENT＝1时，即使有 CP信号到达，但它们保持原来的状态不变，同时C 的状态也得到保持。 如果ENT＝0，则ENP不论为何状态，计数器的状态 也将保持不变，但这时进位输出C等于0。
RD
1
& G14 G19
≥1
Q3
D3 ENP
ENT
&
G4 &
& 1K G15 G 20 &
C
D0
ENP
D1
D2
D3
C
____
ENT
CP CP
74161
________
LOAD
RD
Q0
Q1
Q2
Q3
74161简化符号
74161的功能表
__
________
CP
φ
RD
0 1
LOAD φ
ENP φ
ENT
工作状态 清零 预置数 保持 保持（但C=0） 计数
6．2中规模同步计数器
同步计数器种类多，功能多，应用方式多： (1)计数方式 通过选择不同时钟输入端或控制加减输入端 ，计数 方式可以是加计数，也可以是减计数。称为可逆计数 器(加／减计数器)。 U 加减控制方式: U / D =1时实现加计数， / D =0时实现 减计数。 双时钟方式：两个外部时钟输入端：CP+(CKUP)和 CP-(CKDW)，当外部时钟从CP+端输入时，实现加法 计数；当外部时钟从CP-输入时，实现减法计数。没有 接外部时钟的时钟端，应该根据器件的要求接0或者接 1。
(5)计数控制 中规模计数器一般都有两个计数控制输入：ENP和 ENT(或 ENP ENT )。可以通过这两个输入来控制 计数是否进行。另外，ENT或 ENT 还可以控制是 否产生进位，只有当其有效时，计数器才能在一定状 态下产生进位。
LOAD
G1 1
& G 8 G16
≥1
FF0
& 1J
C1 R
≥1
FF2
& 1J
C1 R
Q2
LOAD 为预置数控
D2
&
& 1K G13 FF3 & 1J
C1 R
RD
1
制端； D0～D3，为数据 输入端； C为进位输出端。
& G14 G19
≥1
Q3
D3 ENP
ENT
&
G4 &
& 1K G15 G 20 &
C
LOAD
G1 1
& G 8 G16
≥1
FF0
& 1J
C1 R
_________
(15)
_______
ENT ______ ENP CLK
RCO
A B
C
D
(3) (4) (5) (6)
1.7D
[1] [2] [4] [8]
(14) (13) (12) (11)
QA QB
LOAD ___ U/D ______ ENT ______ ENP CLK A B C D
& &
÷5
÷2
时钟 CKB CKA (下降沿触发 下降沿触发) 下降沿触发
R 0(1) R 0(2) R 9(1) R 9(2)
CK A
& &
R 0(1) R 0(2) R 9(1) R 9(2)
QA
QA
CK B
QB QC QD
CK A CK B
QB QC QD
74LS90的符号
简化的符号，(习 惯的画法)
_______
RCO
QA QB QC QD
QC
QD
74LS169的功能表
______
______
___
_________
ENP
ENT
U/ D
φ
φ
LOAD
CLK
φ
QD
QC
QB
QA
74LS169的特点如下： ① 该器件为加减控制型的可逆计数器，U/D=1时进行加法 计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。 ② LOAD为同步预置控制端，低电平有效。 ③ 没有清0端， 因此清0靠预置来实现。 ④ 进位和借位输出都从同一输出端RCO输出。当加法计数 进入1111后，RCO端有负脉冲输出，当减法计数进入0000后， RCO端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度 为一个时钟周期。 ⑤ ENP 、 ENT 为 计 数 允 许 端 ， 低 电 平 有 效 。 只 有 当 LOAD=1，ENP=ENT=0， 在CP作用下计数器才能正常工作， 否则保持原状态不变。