数字逻辑第六章 (1)资料
数字逻辑第六章课件
2. 应用举例
A3 =0时，片Ⅰ工作，片Ⅱ禁止
(1)功能扩展(利用使能端实现)
仿真 扩展位 控制 图3-9 用两片74LS138译码器构成4线—16线译码器 A3 =1时，片Ⅰ禁止，片Ⅱ工作 使能端
(2) 实现组合逻辑函数F（A，B，C）
F ( A, B, C ) mi (i 0 ~ 7)
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai ( Bi Ci 1 Bi Ci 1 ) Ai ( Bi Ci 1 Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
试将8421BCD码转换成余3BCD码 （1）真值表 （2）卡诺图
0 1 2 3 4 5 6 7 8 9 10 8421码 余3码 B3 B2 B1 B0 E3 E2 E 1 E0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0
Yi S mi mi ( S 1, i 0,1,2,7)
比较以上两式可知，把3线—8线译码器 74LS138地址输入端（A2A1A0）作为逻辑函数的输 入变量（ABC），译码器的每个输出端Yi都与某一 个最小项mi相对应，加上适当的门电路，就可以利 用译码器实现组合逻辑函数。
《数字逻辑教案》
《数字逻辑教案》word版第一章：数字逻辑基础1.1 数字逻辑概述介绍数字逻辑的基本概念和特点解释数字逻辑在计算机科学中的应用1.2 逻辑门介绍逻辑门的定义和功能详细介绍与门、或门、非门、异或门等基本逻辑门1.3 逻辑函数解释逻辑函数的概念和作用介绍逻辑函数的表示方法，如真值表和逻辑表达式第二章：数字逻辑电路2.1 逻辑电路概述介绍逻辑电路的基本概念和组成解释逻辑电路的功能和工作原理2.2 逻辑电路的组合介绍逻辑电路的组合方式和连接方法解释组合逻辑电路的输出特点2.3 逻辑电路的时序介绍逻辑电路的时序概念和重要性详细介绍触发器、计数器等时序逻辑电路第三章：数字逻辑设计3.1 数字逻辑设计概述介绍数字逻辑设计的目标和方法解释数字逻辑设计的重要性和应用3.2 组合逻辑设计介绍组合逻辑设计的基本方法和步骤举例说明组合逻辑电路的设计实例3.3 时序逻辑设计介绍时序逻辑设计的基本方法和步骤举例说明时序逻辑电路的设计实例第四章：数字逻辑仿真4.1 数字逻辑仿真概述介绍数字逻辑仿真的概念和作用解释数字逻辑仿真的方法和工具4.2 组合逻辑仿真介绍组合逻辑仿真的方法和步骤使用仿真工具进行组合逻辑电路的仿真实验4.3 时序逻辑仿真介绍时序逻辑仿真的方法和步骤使用仿真工具进行时序逻辑电路的仿真实验第五章：数字逻辑应用5.1 数字逻辑应用概述介绍数字逻辑应用的领域和实例解释数字逻辑在计算机硬件、通信系统等领域的应用5.2 数字逻辑在计算机硬件中的应用介绍数字逻辑在中央处理器、存储器等计算机硬件部件中的应用解释数字逻辑在计算机指令执行、数据处理等方面的作用5.3 数字逻辑在通信系统中的应用介绍数字逻辑在通信系统中的应用实例，如编码器、解码器、调制器等解释数字逻辑在信号处理、数据传输等方面的作用第六章：数字逻辑与计算机基础6.1 计算机基础概述介绍计算机的基本组成和原理解释计算机硬件和软件的关系6.2 计算机的数字逻辑核心讲解CPU内部的数字逻辑结构详细介绍寄存器、运算器、控制单元等关键部件6.3 计算机的指令系统解释指令系统的作用和组成介绍机器指令和汇编指令的概念第七章：数字逻辑与数字电路设计7.1 数字电路设计基础介绍数字电路设计的基本流程解释数字电路设计中的关键概念，如时钟频率、功耗等7.2 数字电路设计实例分析简单的数字电路设计案例讲解设计过程中的逻辑判断和优化7.3 数字电路设计工具与软件介绍常见的数字电路设计工具和软件解释这些工具和软件在设计过程中的作用第八章：数字逻辑与数字系统测试8.1 数字系统测试概述讲解数字系统测试的目的和方法解释测试在保证数字系统可靠性中的重要性8.2 数字逻辑测试技术介绍逻辑测试的基本方法和策略讲解测试向量和测试结果分析的过程8.3 故障诊断与容错设计解释数字系统中的故障类型和影响介绍故障诊断方法和容错设计策略第九章：数字逻辑在现代技术中的应用9.1 数字逻辑与现代通信技术讲解数字逻辑在现代通信技术中的应用介绍数字调制、信息编码等通信技术9.2 数字逻辑在物联网技术中的应用解释数字逻辑在物联网中的关键作用分析物联网设备中的数字逻辑结构和功能9.3 数字逻辑在领域的应用讲述数字逻辑在领域的应用实例介绍逻辑推理、神经网络等技术中的数字逻辑基础第十章：数字逻辑的未来发展10.1 数字逻辑技术的发展趋势分析数字逻辑技术的未来发展方向讲解新型数字逻辑器件和系统的特点10.2 量子逻辑与量子计算介绍量子逻辑与传统数字逻辑的区别讲解量子计算中的逻辑结构和运算规则10.3 数字逻辑教育的挑战与机遇分析数字逻辑教育面临的挑战讲述数字逻辑教育对培养计算机科学人才的重要性重点和难点解析重点环节一：逻辑门的概念和功能逻辑门是数字逻辑电路的基本构建块，包括与门、或门、非门、异或门等。
数字逻辑第6章
(4)画出时间图并说明电路功能 假定输入端x1、x2、x3出现脉冲的顺序依次为x1 - x2 - x1 x3 - x1 - x2 - x3 - x1 - x3 - x2，根据状态表或状态图可作出时间 图图6.7所示。
图中，假定电路状态转换发生在输入脉冲作用结束时，因此， 转换时刻与脉冲后沿对齐。 由状态图和时间图可知，该电路当3个输入端按x1、x2、x3 的顺序依次出现脉冲时，产生一个“1”输出信号，其他情况 下输出为“0”。因此，该电路是一个“x1—x2—x3”序列检测
脉冲异步时序逻辑电路的分析
一、分析方法与步骤
1．分析方法 脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。 分 析过程中同样采用状态表、状态图、时间图等作为工具。
注意两点：
（1）当存储元件采用时钟控制触发器时，对触发器的时钟控制端应作 为激励函数处理。 分析时应特别注意触发器时钟端何时有脉冲作用，仅当时钟端有脉冲作 用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。 （2）由于不允许两个或两个以上输入端同时出现脉冲，加之输入端无 脉冲出现时，电路状态不会发生变化。因此，分析时可以排除这些情况， 从而使分析过程和使用的图、表得以简化。
脉冲异步时序逻辑电路的设计
(3)状态编码 由于最简状态表中有4个状态，故需用两位二进制代码 表示。设状态变量用y2、y1表示，根据相邻编码法的原则， 可采用表6.12所示编码方案。并由表6.11、表6.12得到二进 制状态表如表6.13所示
脉冲异步时序逻辑电路的设计
(4)确定输出函数和激励函数 假定次态与现态相同时，令时钟端取值为0，D端取值 随意；次态与现态不同时，令D端取值与次态相同，时钟 端取值为1(有脉冲出现)。
数字逻辑第6章习题解答
习题六6.1 可编程逻辑器件有哪些主要特点？PLD作为一种通用型可编程逻辑器件，而它的逻辑功能又是由用户通过对器件编程来自行设定的。
它可以把一个数字系统集成在一片PLD上，而不必由芯片制造厂商去设计和制作专用集成芯片。
采用PLD设计数字系统和中小规模相比具有如下特点：(1) 减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。
（低密度PLD小于700门/片，高密度PLD每片达数万门，最高达25万门）。
(2) 增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。
(3) 缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；(4) 用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。
这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度；(5) 由于PLD集成度高，测试与装配的量大大减少。
PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；(6) 提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高抗干扰能力，从而增加了系统的可靠性；(7) 系统具有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，本身具有加密功能。
设计者在设计时选中加密项，可编程逻辑器件就被加密。
器件的逻辑功能无法被读出，有效地防止电路被抄袭。
6.2 常见PLD器件有哪些主要类型？常见PLD器件根据可编程逻辑器件问世的时间，我们把PLA、PAL和GAL称为早期的可编程逻辑器件，把CPLD及FPGA称为近代的可编程逻辑器件。
也有人把它们分别称为低密度PLD和高密度PLD。
6.3 简述PAL和PLA在结构上的主要区别。
PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。
有些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。
数字逻辑第6章1
学习要求：
✓ 掌握门集成电路、器件、电路电气方面的基础知识，以便构建出符合 实际要求的电路和系统。
✓ 掌握门电路延时、触发器定时、时序电路原理 ✓ 掌握PLD方面的原理
2020/7/29
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第6章 背景知识专题（续）
思考与报告6.1
请查资料，半导体硅材料在性能上遇到了什么瓶颈？ 石墨烯材料有何优点？ 想想看，你还有什么办法来提高集成电路的集成度？ 集成电路中的导电连线是铝线好还是铜线好？ 有人说，电路的延时是电路的固有属性，对不对？逻 辑函数有时延吗？
小规模集成电路（SSI） 中规模集成电路(MSI) 大规模集成电路(LSI) 超大规模集成电路（VLSI）
2020/7/29
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6.1 设计空间（续）
半导体材料
常用的半导体材料的特性参数有：禁带 宽度、电阻率、载流子迁移率(载流子即 半导体中参加导电的电子和空穴)、非平 衡载流子寿命、位错密度。 禁带宽度由半导体的电子态、原子组态 决定，反映组成这种材料的原子中价电 子从束缚状态激发到自由状态所需的能 量。 电阻率、载流子迁移率反映材料的导电 能力。
非反相门
逻辑上的求反是“免费”获得的，而且用少于反相门所需的晶体 管数目来设计非反相门电路是不可能的。
CMOS非反相缓冲器、与门和或门都可由反相器与相应的反相门 连接组成。
2020/7/29
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6.1 设计空间（续）
CMOS电路的稳态电气特性
根据右图，可定义 小于2.4伏的电压为 CMOS低输入电平，而 大于2.6伏的电压为高 输入电平。
2020/7/29
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第6章 背景知识专题（续）
思考与报告6.2
2012年诺贝尔物理学奖
数字逻辑第六章
LDB ( Q2 Q1 ) T2
ADD Q2Q1 (电平信号控制)
CLR Q2 Q1 (电平信号控制)
1
2
P172 例6 举例
T 1 T1 T2
T1
2
3
4
5
6
7
8
T2
CLR
LDA LDB ADD
P172 例6 举例
例2
已知ASM图如下，用PLA阵列和一定数量的D触发器实现。
3个状态-----需要2个触发器
S0 S1 S2 S3
函数发生器
4
Ai i = 0,1,2,3
4
Bi
子系统ALU
74LS181功能表
演示_74LS181功能
74LS181
● 二、寄存器堆
寄存器
通用寄存器： 暂存参与ALU运算的数据和结果。4、8、16、32位
专用寄存器： 状态寄存器、指令寄存器、程序计数器
ALU A E A0~3 B E B0~3 双端口寄存器组
数字系统
要求
最上层系 统设计
划分
若干子系统
划分
若干功能块
From top to down 自上而下
设计控制器 简单的模块
时序机
数字系统的设计方法
概念设计 系统验证 系统设计和描述
系统划分 设计者
功能验证
子系统功能描述
综合 电子系统设计自动化 EDA Electronic Design Automation 芯片 数字系统的设计流程
0
1
X
S2
S3
1 0 P169 例4演示 ASM图举例
1
X
Z=1
例3 同步时序状态机如图所示，其中X1、X2是两个外部输入信号，Z是 输出信号。将时序状态机转换为ASM图。
6doc-第六章 采用中、大规模集成电路的逻辑设计
第六章 采用中、大规模集成电路的逻辑设计 教学重点：在了解典型中、大规模集成电路逻辑功能的基础上，掌握现代逻辑设计的方向。
教学难点：采用双向移位寄存器设计的计数器的“模”的概念。
6．1二进制并行加法器(四位超前进位加法器74283)介绍能提高运算速度的四位超前进位加法器74283。
对于这些集成电路，主要是掌握它的外部功能，以便设计成其它逻辑电路。
对内部逻辑电路只作一般了解。
四位超前进位加法器74283是中规模集成电路的组合逻辑部件。
74283引脚较少，输入端为被加数和加数共8个，另一个从低位来的进位端1个。
输出端5个，其中4个为和数端，1个为向高位的进位端。
这两个进位端可用来扩展容量。
功能：对被加数和加数作二进制数的加法运算，运算结果为二进制数，亦可看成代码。
例6.1 用四位二进制加法器74283设计一个四位加法/减法器。
●逻辑符号内的引脚符号与外部电路的输入到引脚的信号要加以区别。
设计思路：两数做加法时，信号直接加到引脚；做减法时先把减数连同符号位按位求反，同时从低位来的进位端置1，即变成补码信号后再加到引脚，把减法转化为加法。
设计方法：在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个接加数或减数的输入信号，另一个接加、减法控制信号，低位来的进位端连接这控制端。
当控制端信号为1时，输入信号通过异或门后变反，故作减法运算；当控制端信号为0时，输入信号通过异或门后不变，故作加法运算。
所设计的逻辑电路图见P196图6.3。
例6.2 用四位二进制加法器74283设计一个将8421BCD 码转换成余3码的代码转换电路。
设计思路和方法：余3码是从8421BCD 码加3后实现的，故在被加数端接入8421BCD 码信号后，可直接在加数信号输入端接0011信号即可。
这时和数输出端就输出余3码。
●注意：从低位来的进位端应置0，不能悬空(因悬空的效果是高电平1)。
所设计的逻辑电路图见P196图6.4。
数字逻辑期末复习资料
第一章 数制与编码1、二、八、十、十六进制数的构成特点及相互转换；二转BCD ：二B 到十D 到BCD ，二B 到十六H ，二B 到八O2、有符号数的编码；代码的最高位为符号位，1为负，0为正3、各种进制如何用BCD 码表示；4、有权码和无权码有哪些？BCD 码的分类：有权码：8421,5421,2421 无权码：余3码，BCD Gray 码 例：1、〔1100110〕B =〔0001 0000 0010〕8421BCD =〔102〕D =〔 66 〕H =〔146〕O〔178〕10=〔10110010〕2=〔0001 0111 1000 〕8421BCD =〔B2 〕16=〔 262〕8 2、将数1101.11B 转换为十六进制数为〔 A 〕A. D.C HB. 15.3HC. 12.E HD. 21.3H 3、在以下一组数中，最大数是〔 A 〕。
A.(258)D1 0000 0010B.(100000001 )B 257C.(103)H 0001 0000 0011259D.(001001010111 )8421BCD 2574、假设用8位字长来表示，〔-62〕D =( 1011 1110)原5、属于无权码的是〔B 〕A.8421 码B.余3 码 和 BCD Gray 的码C.2421 码D.自然二进制码 6、BCD 码是一种人为选定的0～9十个数字的代码，可以有许多种。
〔√〕 第二章 逻辑代数根底1、根本逻辑运算和复合逻辑运算的运算规律、逻辑符号；F=AB 与 逻辑乘 F=A+B 或 逻辑加F=A 非 逻辑反2、逻辑代数的根本定律及三个规则；3、逻辑函数表达式、逻辑图、真值表及相互转换；4、最小项、最大项的性质；5、公式法化简；卡诺图法化简〔有约束的和无约束的〕。
例：1、一个班级中有四个班委委员，如果要开班委会，必须这四个班委委员全部同意才能召开，其逻辑关系属于〔 A 〕逻辑关系。
A 、与B 、或C 、非 2、数字电路中使用的数制是〔 A 〕。
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脉冲异步时序逻辑电路
三、输出信号的形式
脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以 是电平信号. 若电路结构为Mealy型，则输出为脉冲信号（why？） 因为输出不仅是状态变量的函数，而且是输入的函 数，所以，输出一定是脉冲信号。 若电路结构为Moore型，则输出是电平信号（why？） 因为输出仅仅是状态变量的函数，所以，输出值被定 义在两个间隔不定的输入脉冲之间，即由两个输入脉 冲之间的状态决定。
脉冲异步时序逻辑电路的分析
（2） 列出电路次态真值表 根据激励函数表达式和JK触发其功能表可列出该电路 的次态真值表如表6.1所示。 表中，x为1表示输 入端有脉冲出现， 考虑到输入端无脉 冲出现时电路状态 不变，故省略了x 为0的情况。 其次，由于J-K触发器的状态转移发生在时钟端脉冲负跳变的瞬 间，为了强调在触发器时钟端 C1、C2何时有负跳变产生，在 次态真值表中用“↓”表示。仅当时钟端有“↓”出现时，相应 触发器状态才能发生变化，否则状态不变。
理由：因为客观上两个或两个以上脉冲是不可能准确地“同 时”的，在没有时钟脉冲同步的情况下，由不可预知的时间 延迟造成的微小时差，可能导致电路产生错误的状态转移.
脉冲异步时序逻辑电路
注意！由于不允许两个或两个以上输入端同时出现脉冲， 加之输入端无脉冲出现时，电路状态不会发生变化。因此， 对n个输入端的电路，其一位输入只允许出现n+1种取值 组合，其中有效输入种取值组合为n种。即只需考虑各自 单独出现脉冲的n种情况，而不像同步时序逻辑电路中那 样需要考虑2n种情况。 例如，假定电路有x1、x2和x3共3个输入，并用取值1表 示有脉冲出现，则一位输入允许的输入取值组合只有000、 001、010、100共4种，其中有效输入取值组合只有后3种情 况。
(4)画出时间图并说明电路功能 假定输入端x1、x2、x3出现脉冲的顺序依次为x1 - x2 - x1 x3 - x1 - x2 - x3 - x1 - x3 - x2，根据状态表或状态图可作出时间 图图6.7所示。
图中，假定电路状态转换发生在输入脉冲作用结束时，因此， 转换时刻与脉冲后沿对齐。 由状态图和时间图可知，该电路当3个输入端按x1、x2、x3 的顺序依次出现脉冲时，产生一个“1”输出信号，其他情况 下输出为“0”。因此，该电路是一个“x1—x2—x3”序列检测
脉冲异步时序逻辑电路的分析
2．分析步骤
(1)
(2)
(3) (4)用文字描述电路的逻辑功能（必要时画出时 间图）。
脉冲异步时序逻辑电路的分析
二、分析举例
例1 分析图6.2所示脉冲异步时序逻辑电路，指出该电路功 能。 解 该电路由两个J-K触发器和 一个与门组成，有一个输入端 x和一个输出端Z，输出是输入 和状态的函数，属于Mealy型脉 冲异步时序电路。 （1）写出输出函数和激励 函数表达式 Z=xy2y1 J2=K2=1 C2=y1 J1=K1=1 C1=x
x
由状态图和时间图可知，该电路是一个模4加1计数器，当收 到第四个输入脉冲时，电路产生一个进位输出脉冲。
脉冲异步时序逻辑电路的分析
例2 分析图6.5所示脉冲异步时序逻辑电路。
解 该电路的存储电路部分由两个与非门构成的基本R-S触发器组 成。电路有三个输入端x1、x2和x3，一个输出端Z，输出Z是状态 变量的函数，属于Moore型。 (1)写出输出函数和激励函 数表达式
第六章 异步时序逻辑电路
异步时序逻辑电路
在同步时序逻辑电路中，各触发器的时钟控制端与统一的时钟脉冲(简称CP) 相连接，仅当时钟脉冲作用时，电路状态才能发生变化。
异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入 信号变化直接作用的结果。
根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异 步时序逻辑电路和电平异步时序逻辑电路两种类型。两类电路均有Mealy型 和Moore型两种结构模型。
脉冲异步时序逻辑电路的分析
一、分析方法与步骤
1．分析方法 脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。 分 析过程中同样采用状态表、状态图、时间图等作为工具。
注意两点：
（1）当存储元件采用时钟控制触发器时，对触发器的时钟控制端应作 为激励函数处理。 分析时应特别注意触发器时钟端何时有脉冲作用，仅当时钟端有脉冲作 用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。 （2）由于不允许两个或两个以上输入端同时出现脉冲，加之输入端无 脉冲出现时，电路状态不会发生变化。因此，分析时可以排除这些情况， 从而使分析过程和使用的图、表得以简化。
由于同步时序电路中时钟脉冲对电路的控制作用，所以不论输入信号是电平 信号还是脉冲信号，对电路引起的状态响应都是相同的。因此，在研究同步
脉冲信号是电平信号的一种特殊形式。 电平信号是指信号的“0”值和“1”值的持续时间是随意的，它以电位的变化 作为信号的变化。 而脉冲信号的“1”值仅仅维持一个固定的短暂时刻，它以脉冲信号的有、 无标志信号的变化。
脉冲异步时序逻辑电路的分析
(2)列出电路次态真值表 根据激励函数表达式 R-S触发器的功能表，可 列出电路的次态真值表 如表6.3所示
脉冲异步时序逻辑电路的分析
(3)作出状态表和状态图 根据表6.3和电路输出函数表达式，可作 出该电路的状态表如表6.4所示，状态图如 图6.6所示。
脉冲异步时序逻辑电路的分析
脉冲异步时序逻辑电路的分析
（3）作出状态表和状态图 根据表6.1所示次态真值3所示。
（4）画出时间图并说明电路逻辑功能 为了进一步描述该电路在输入脉冲作用下的状态和输出变 化过程，可根据状态表或状态图分析出该电路的时间图如图 6.4所示
脉冲异步时序逻辑电路
一、结构 脉冲异步时序电路的一般结构如图6.1所示。
图中,存储电路可由时钟控制触发器或非时钟控制触发器组成。
脉冲异步时序逻辑电路
二、输入信号的形式与约束
形式: 输入信号为脉冲信号 约束: 1． 输入脉冲的宽度必须保证触发器可靠翻转； 2． 输入脉冲的间隔必须保证前一个脉冲引起的电路响应 完全结束后,后一个脉冲才能到来； 3． 不允许两个或两个以上输入端同时出现脉冲。(why?)