数字逻辑第六章.ppt
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数字逻辑第六章课件
2. 应用举例
A3 =0时，片Ⅰ工作，片Ⅱ禁止
(1)功能扩展(利用使能端实现)
仿真 扩展位 控制 图3-9 用两片74LS138译码器构成4线—16线译码器 A3 =1时，片Ⅰ禁止，片Ⅱ工作 使能端
(2) 实现组合逻辑函数F（A，B，C）
F ( A, B, C ) mi (i 0 ~ 7)
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai ( Bi Ci 1 Bi Ci 1 ) Ai ( Bi Ci 1 Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
试将8421BCD码转换成余3BCD码 （1）真值表 （2）卡诺图
0 1 2 3 4 5 6 7 8 9 10 8421码 余3码 B3 B2 B1 B0 E3 E2 E 1 E0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0
Yi S mi mi ( S 1, i 0,1,2,7)
比较以上两式可知，把3线—8线译码器 74LS138地址输入端（A2A1A0）作为逻辑函数的输 入变量（ABC），译码器的每个输出端Yi都与某一 个最小项mi相对应，加上适当的门电路，就可以利 用译码器实现组合逻辑函数。
电子课件电子技术基础第六版第六章门电路及组合逻辑电路可编辑全文
1. 逻辑函数的表达方式 逻辑电路的功能可用逻辑函数来表述。对于某一实际问题 的功能要求，如果以逻辑自变量（原因）作为输入，以逻辑 因变量（结果）作为输出，那么当输入量的取值确定后，输 出量便随之确定，这种输出与输入之间的函数关系就称为逻 辑函数。
逻辑函数除可以用逻辑函数表达式（逻辑表达式）表示以 外，还可以用相应的真值表以及逻辑电路图来表示。真值表 与前述基本逻辑关系的真值表类似，就是将各个变量取真值 （0 和 1）的各种可能组合列写出来，得到对应逻辑函数的真 值（0 或 1）。逻辑电路图（逻辑图）是指由基本逻辑门或复 合逻辑门等逻辑符号及它们之间的连线构成的图形。
TTL 集成“与非”门的外形和引脚排列 a）外形 bOS 集成门电路以绝缘栅场效应管为基本元件组成， MOS 场效应管有 PMOS 和NMOS 两类。CMOS 集成门电路 是由 PMOS 和 NMOS 组 成的互补对称型逻辑门电路。它具 有集成度更高、功耗更低、抗干扰能力更强、扇出系数更大 等优点。
三、其他类型集成门电路
1. 集电极开路与非门（OC 门） 在这种类型的电路内部，输出三极管的集电极是开路的， 故称集电极开路与非门，也称集电极开路门，简称 OC 门。
OC 门 a）逻辑符号 b）外接上拉电阻
74LS01 是一种常用的 OC 门，其外形和引脚排列如图所 示。
74LS01 的外形和引脚排列 a）外形 b）引脚排列
2. 主要参数 TTL 集成“与非”门的主要参数反映了电路的工作速度、抗 干扰能力和驱动能力等。
TTL 集成“与非”门的主要参数
TTL 集成“与非”门具有广泛的用途，利用它可以组成很多 不同逻辑功能的电路，其外形和引脚排列如图所示。如 TTL“ 异或”门就是在 TTL“与非”门的基础上适当地改动和组合而成 的；此外，后面讨论的编码器、译码器、触发器、计数器等 逻辑电路也都可以由它来组成。
逻辑函数除可以用逻辑函数表达式（逻辑表达式）表示以 外，还可以用相应的真值表以及逻辑电路图来表示。真值表 与前述基本逻辑关系的真值表类似，就是将各个变量取真值 （0 和 1）的各种可能组合列写出来，得到对应逻辑函数的真 值（0 或 1）。逻辑电路图（逻辑图）是指由基本逻辑门或复 合逻辑门等逻辑符号及它们之间的连线构成的图形。
TTL 集成“与非”门的外形和引脚排列 a）外形 bOS 集成门电路以绝缘栅场效应管为基本元件组成， MOS 场效应管有 PMOS 和NMOS 两类。CMOS 集成门电路 是由 PMOS 和 NMOS 组 成的互补对称型逻辑门电路。它具 有集成度更高、功耗更低、抗干扰能力更强、扇出系数更大 等优点。
三、其他类型集成门电路
1. 集电极开路与非门（OC 门） 在这种类型的电路内部，输出三极管的集电极是开路的， 故称集电极开路与非门，也称集电极开路门，简称 OC 门。
OC 门 a）逻辑符号 b）外接上拉电阻
74LS01 是一种常用的 OC 门，其外形和引脚排列如图所 示。
74LS01 的外形和引脚排列 a）外形 b）引脚排列
2. 主要参数 TTL 集成“与非”门的主要参数反映了电路的工作速度、抗 干扰能力和驱动能力等。
TTL 集成“与非”门的主要参数
TTL 集成“与非”门具有广泛的用途，利用它可以组成很多 不同逻辑功能的电路，其外形和引脚排列如图所示。如 TTL“ 异或”门就是在 TTL“与非”门的基础上适当地改动和组合而成 的；此外，后面讨论的编码器、译码器、触发器、计数器等 逻辑电路也都可以由它来组成。
《数字逻辑基础》课件
公式化简法
使用逻辑代数公式对逻辑函数进行化简，通过消去多余的项和简化 表达式来得到最简结果。
卡诺图化简法
使用卡诺图对逻辑函数进行化简，通过填1、圈1、划圈和填0的方 法来得到最简结果。
03
组合逻辑电路
组合逻辑电路的分析
组合逻辑电路的输入和输出
分析组合逻辑电路的输入和输出信号，了解它们之间的关系。
交通信号灯控制系统的设计与实现
交通信号灯简介
交通信号灯是一种用于控制交通流量的电子设备，通常设置在路口或 交叉口处。
设计原理
交通信号灯控制系统的设计基于数字逻辑电路和计算机技术，通过检 测交通流量和车流方向来实现信号灯的自动控制。
实现步骤
首先确定系统架构和功能需求，然后选择合适的元件和芯片，接着进 行电路设计和搭建，最后进行测试和调整。
真值表
通过列出输入和输出信号的所有可能组合，构建组合逻辑电路的真值表，以确定输出信 号与输入信号的逻辑关系。
逻辑表达式
根据真值表，推导出组合逻辑电路的逻辑表达式，表示输入和输出信号之间的逻辑关系 。
组合逻辑电路的设计
确定逻辑功能
根据实际需求，确定所需的逻辑功能，如与、或、非等。
设计逻辑表达式
根据确定的逻辑功能，设计相应的逻辑表达式，用于描述输入和 输出信号之间的逻辑关系。
实现电路
根据逻辑表达式，选择合适的门电路实现组合逻辑电路，并完成 电路的物理设计。
常用组合逻辑电路
01
02
03
04
编码器
将输入信号转换为二进制码的 电路，用于信息处理和控制系
统。
译码器
将二进制码转换为输出信号的 电路，用于数据分配和显示系
统。
多路选择器
使用逻辑代数公式对逻辑函数进行化简，通过消去多余的项和简化 表达式来得到最简结果。
卡诺图化简法
使用卡诺图对逻辑函数进行化简，通过填1、圈1、划圈和填0的方 法来得到最简结果。
03
组合逻辑电路
组合逻辑电路的分析
组合逻辑电路的输入和输出
分析组合逻辑电路的输入和输出信号，了解它们之间的关系。
交通信号灯控制系统的设计与实现
交通信号灯简介
交通信号灯是一种用于控制交通流量的电子设备，通常设置在路口或 交叉口处。
设计原理
交通信号灯控制系统的设计基于数字逻辑电路和计算机技术，通过检 测交通流量和车流方向来实现信号灯的自动控制。
实现步骤
首先确定系统架构和功能需求，然后选择合适的元件和芯片，接着进 行电路设计和搭建，最后进行测试和调整。
真值表
通过列出输入和输出信号的所有可能组合，构建组合逻辑电路的真值表，以确定输出信 号与输入信号的逻辑关系。
逻辑表达式
根据真值表，推导出组合逻辑电路的逻辑表达式，表示输入和输出信号之间的逻辑关系 。
组合逻辑电路的设计
确定逻辑功能
根据实际需求，确定所需的逻辑功能，如与、或、非等。
设计逻辑表达式
根据确定的逻辑功能，设计相应的逻辑表达式，用于描述输入和 输出信号之间的逻辑关系。
实现电路
根据逻辑表达式，选择合适的门电路实现组合逻辑电路，并完成 电路的物理设计。
常用组合逻辑电路
01
02
03
04
编码器
将输入信号转换为二进制码的 电路，用于信息处理和控制系
统。
译码器
将二进制码转换为输出信号的 电路，用于数据分配和显示系
统。
多路选择器
数字逻辑课件——多谐振荡器
为稳定输出频率，可在电路中串入电阻RS。 S点的电位US不等于反相器的输入电压会被钳位，US(0+) =
Vth−VDD，同样在暂态Ⅱ结束时，
US(0+) = VDD +Vth。
图6-1-3 CMOS多谐振
荡器的改进电路
8
电源VDD或逻辑门输入值电平Vth变化时，K值变化对振荡周 期T的影响减小。
0.7( R1 R2 ) C1
0.7 R2 C1
振荡周期 T TPH TPL 0.7(R1 2R2 ) C1
振荡频率 f 1
T
12
6.1.3 石英晶体振荡器
前面介绍的多谐振荡器频率稳定性较差，当电源电压波
动，温度变化，RC参数变化时，频率变化较大，在计算
机等要求频率稳定性高的设备中，用这样的振荡器做主 振荡器是不合适的。 高稳定性的脉冲信号振荡器是石英晶体振荡器。 图6-1-5为一种典型的石英晶体振荡电路。
(1) 反馈电阻使两个逻辑门均工作在线性放大区。
对于TTL逻辑门，反馈电阻R
通常取0.7 ~ 2k ，而对于
CMOS逻辑门，则R通常取10 ~
100M。
图6-1-5 石英晶体振荡器
13
石英晶体的等效阻抗 Z1 R j(2 fL
Z Z1 1
2 fC
//( jXCn ) ) R jX
X
LC
Cn
图6-1-1 CMOS反相 器组成的多谐振荡器 1
反馈信号由储能元件电容耦合，在反相器A的输出状态翻 转时产生过渡过程，引起信号的传输延迟。
在过渡过程中，电容的充、放电使反相器B的输入电位US变
化，
当电位变化达到输入阈值电压Vth时，触发器自动触发，状 态再次翻转，产生新的过渡过程。
Vth−VDD，同样在暂态Ⅱ结束时，
US(0+) = VDD +Vth。
图6-1-3 CMOS多谐振
荡器的改进电路
8
电源VDD或逻辑门输入值电平Vth变化时，K值变化对振荡周 期T的影响减小。
0.7( R1 R2 ) C1
0.7 R2 C1
振荡周期 T TPH TPL 0.7(R1 2R2 ) C1
振荡频率 f 1
T
12
6.1.3 石英晶体振荡器
前面介绍的多谐振荡器频率稳定性较差，当电源电压波
动，温度变化，RC参数变化时，频率变化较大，在计算
机等要求频率稳定性高的设备中，用这样的振荡器做主 振荡器是不合适的。 高稳定性的脉冲信号振荡器是石英晶体振荡器。 图6-1-5为一种典型的石英晶体振荡电路。
(1) 反馈电阻使两个逻辑门均工作在线性放大区。
对于TTL逻辑门，反馈电阻R
通常取0.7 ~ 2k ，而对于
CMOS逻辑门，则R通常取10 ~
100M。
图6-1-5 石英晶体振荡器
13
石英晶体的等效阻抗 Z1 R j(2 fL
Z Z1 1
2 fC
//( jXCn ) ) R jX
X
LC
Cn
图6-1-1 CMOS反相 器组成的多谐振荡器 1
反馈信号由储能元件电容耦合，在反相器A的输出状态翻 转时产生过渡过程，引起信号的传输延迟。
在过渡过程中，电容的充、放电使反相器B的输入电位US变
化，
当电位变化达到输入阈值电压Vth时，触发器自动触发，状 态再次翻转，产生新的过渡过程。
时序逻辑电路PPT
Y F (Q)
仅取决于电路状态
6.2.时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法
时序逻辑电路的分析：就是给定时序电路，找出该电 路的逻辑功能，即找出在输入和CLK作用下，电路的次 态和输出。由于同步时序逻辑电路是在同一时钟作用 下，故分析比较简单些，只要写出电路的驱动方程、 输出方程和状态方程，根据状态方程得到电路的状态 表或状态转换图，就可以得出电路的逻辑功能。
图6.1.2
6.1 概述
三、时序逻辑电路的分类：
根据触发器动作特点可分为同步时序逻辑电路和 异步时序逻辑电路。在同步时序逻辑电路中，存储电 路中所有触发器的时钟使用统一的CLK,状态变化发生 在同一时刻，即触发器在时钟脉冲的作用下同时翻转; 而在异步时序逻辑电路中，触发器的翻转不是同时的 没有统一的CLK,触发器状态的变化有先有后。
C Q0Q3
01000000 01011010 01100100 01111110
clk3 Q0
此电路为异步十进 制计数器
10000000 10011011 0 00 00 0 0 0
6.2.时序逻辑电路的分析方法
(6)状态转换图
/0 1110 1111
Q3Q2Q1Q0
/C/1/0Fra bibliotek/0/0
0000 0001 0010 0011
6.1 概述
图6.1.1
可以用三个方程组来描述
y1 f1(x1, x2 ,, xi , q1, q2 ,, ql )
①
输出方程 Y F ( X ,Q)
y
j
f1(x1, x2 ,, xi , q1, q2 ,, ql )
6.1 概述
图6.1.1
数字逻辑第四版白中英第六章
第六章数字系统6.1 数字系统的基本概念6.2 数据通路6.3 由顶向下的设计方法6.4 小型控制器的设计6.5 微程序控制器的设计6.6 数字系统设计实例返回目录6.1 数字系统的基本概念6.1.1 一个数字系统实例6.1.2 数字系统的基本模型6.1.3 数字系统与逻辑功能部件的区别6.1.1 一个数字系统实例数字系统是由许多基本的逻辑功能部件有机连接起来完成某种任务的数字电子系统，其规模有大有小，复杂性有简有繁。
图6.1表示生产线上药片计数和装瓶控制显示系统的组成框图，它是一个典型的数字系统应用模型。
图6.1 药片装瓶计数显示系统框图6.1.2 数字系统的基本模型图6.2数字系统基本模型6.1.3 数字系统与逻辑功能部件的区别6.2 数据通路6.2.1 总线结构6.2.2 数据通路实例6.2.1 总线结构1.总线的概念图6.3 总线原理示意图2.总线的逻辑结构图6.4多路选择器构成的数据总线图6.5(a)三态门构成的数据总线图6.5(b)三态门构成的数据总线6.2.2 数据通路实例图6.6数据通路6.3 由顶向下的设计方法6.3.1 数字系统的设计任务6.3.2 算法状态机和算法流程图6.3.1 数字系统的设计任务•数字系统的设计任务主要包括下列几部分：（１）对设计任务进行分析，根据课题任务，把所要设计的系统合理地划分成若干子系统，使其分别完成较小的任务。
（２）设计系统控制器，以控制和协调各子系统的工作。
（３）对各子系统功能部件进行逻辑设计。
•【例2】设计一个简单的８位二进制无符号数并行加法运算器，使之能完成两数相加并存放累加和的要求。
图6.7 累加运算器基本框图6.3.2 算法状态机和算法流程图图6.8 状态及其时间关系•（2）分支框。
•（3）条件输出框。
•（4）状态单元。
图6.9 算法流程图的基本图形•【例3】将图6.10（a ）所示的米里机状态图转换成ASM 流程图。
•【例4】将图6.11（a ）所示的四状态机转换成ASM 流程图。
《数字逻辑设计》第6章 险象及消除
3）3号门：或门功能错误，有问题
if WYZ=001, F=X' from X to F：存在3条路径
组ห้องสมุดไป่ตู้电路中的险象
功能冒险
多个输入信号 同时改变，因 速度不同产生 错误信号脉冲
F (100) = F (111) = 1
BC A 00 01 11 10
0 11 1 1 0
初值 C 较快： 100 B 较快： 100
过渡值 101 110
终值 111 111
F值 111 101
静态1冒险
BC: 00 11
真值表
ABC F 0000 0010 0100 0111 1001 1011 1100 1111
Unit 6 组合逻辑电路设计
使用有限扇入门设计组合电路 组合电路中的险象
Gate Delays Static hazard
险象判断及消除
静态1冒险 静态0冒险
输出波形
动态冒险 输入信号发生一次改变引起多个 错误信号脉冲
功能冒险 多个输入信号的变化不同步而产 生的错误信号脉冲
Example
组合电路中的险象
F = AB+AC
理论上
if B = C =1 F = A + A=1
A
B
e
d
A
g
+F
dg
e
C
F
tp
实际上
静态1冒险
Example
化简后是否存在相切的卡诺圈
F = AD+AC+ABC
CD AB 00
00 0 01 0 11 1 10 0
01 11 10 111 111 100 000
BCD=101时，存在险象
if WYZ=001, F=X' from X to F：存在3条路径
组ห้องสมุดไป่ตู้电路中的险象
功能冒险
多个输入信号 同时改变，因 速度不同产生 错误信号脉冲
F (100) = F (111) = 1
BC A 00 01 11 10
0 11 1 1 0
初值 C 较快： 100 B 较快： 100
过渡值 101 110
终值 111 111
F值 111 101
静态1冒险
BC: 00 11
真值表
ABC F 0000 0010 0100 0111 1001 1011 1100 1111
Unit 6 组合逻辑电路设计
使用有限扇入门设计组合电路 组合电路中的险象
Gate Delays Static hazard
险象判断及消除
静态1冒险 静态0冒险
输出波形
动态冒险 输入信号发生一次改变引起多个 错误信号脉冲
功能冒险 多个输入信号的变化不同步而产 生的错误信号脉冲
Example
组合电路中的险象
F = AB+AC
理论上
if B = C =1 F = A + A=1
A
B
e
d
A
g
+F
dg
e
C
F
tp
实际上
静态1冒险
Example
化简后是否存在相切的卡诺圈
F = AD+AC+ABC
CD AB 00
00 0 01 0 11 1 10 0
01 11 10 111 111 100 000
BCD=101时，存在险象
第6章 数字逻辑基础
6.3 逻辑代数基础
6.3.1 基本逻辑运算
逻辑运算共有三种基本运算：与、或、非。 ⒈ 与逻辑和与运算
⑴ 逻辑关系 只有当决定某种结果的条件全部满足时， 这个结果才能产生。 B＝AB ⑵ 逻辑表达式: F＝A· ⑶ 运算规则: ① 0· 0＝ 0 ② 0· 1＝1· 0＝ 0 ③ 1· 1＝ 1 口诀：有0出0，全1出1。 ⑷ 逻辑电路符号 国标符号 与逻辑关系示意图
⑴ 逻辑关系 条件和结果总是相反。 ⑵ 逻辑表达式： F＝ A
⑶ 运算规则: ① A＝0，F＝1
② A＝1，F＝0 ⑷ 逻辑电路符号 非逻辑关系示意图
国标符号
常用符号
国际符号
⒋ 复合逻辑运算 复合逻辑运算次序规则：
① 有括号时，先括号内， 后括号外； ② 有非号时应先进行非 运算； ③ 同时有逻辑与和逻辑 或时，应先进行与运算。
⒉ 十六进制数
[N]16＝hi-1 hi－ 2 ＝ 进位规则：逢十六进一 ×16i-1 + ×16i-2 + … + h1 ×161 + h0 ×160
n h × 16 ∑n n=0
i -1
例如：AB H＝10×161+11×160＝160+11＝171 尾缀H表示数N是十六进制数
表6-1 十六进制数、二进制数和十进制数对应关系表
表6-2 十进制数与 8421 BCD码对应关系 十进制数 8421 BCD码 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001
⒉ 转换关系 ⑴ BCD码与十进制数相互转换 【例6-7】[010010010001]BCD＝[0100 1001 0001]BCD＝491 4 9 1 【例6-8】786＝[0111 1000 0110]BCD＝[011110000110]BCD 7 8 6 ⑵ BCD码与二进制数相互转换
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加法计数
计 数 减法计数 方 法 可逆计数
第六章 采用中大规模集成电路的逻辑设计
四位二进制可逆计数器74193
数字逻辑
CPD CPU
A
B
QA
C 74193 QB
D
QC
QD
LD
Cr LD DCBA CPUCPD QDQCQBQA
1 × ××××
××
0000
0 0 dcba × × d c b a
0 1 ××××
课前练习：用JK触发器设计一个十进制同步 递增计数器。
状态图：
0000 0001 0010 0011 0100 1001 1000 0111 0110 0101
第六章 采用中大规模集成电路的逻辑设计
状态表：
Q4Q3Q2Q1 Q4n+1Q3n+1Q2n+1Q1n+1
0000 0 0 0 1
0001 0 0 1 0
0000 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0001 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0010 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0011 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0100 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0101 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0110 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0111 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
以三、八译码器（74138）为例。
第六章 采用中大规模集成电路的逻辑设计 输出端
数字逻辑
Y7Y6Y5Y4 Y3 Y2 Y1Y0
S3
74138
S2
A2A1A0
S1
输入端
三-八译码器
使能控制端
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
真值表： S1S2S3 A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7 100 000 01111111 100 001 10111111 100 010 11011111 100 011 11101111 100 100 11110111 100 101 11111011 100 110 11111101 100 111 11111110 0 ØØ ØØØ 1 1 1 1 1 1 1 1 0 ØØ ØØØ 1 1 1 1 1 1 1 1
第六章 采用中大规模集成电路的逻辑设计
计数过程：
数字逻辑
0000 0001
QCC
QCB
1111
0010 0011
0100
0101 0110
1110
0111
1101 1100 1011 1010 1001 1000
数字逻辑 第六章 采用中大规模集成电路的逻辑设计
举例： 用74193可实现任意模M计数器（M≤16）。 例1.用74193设计模10加法计数器。
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
第六章 采用中、大规模集成电路 的逻辑设计
第六章 采用中
加法器、数值比较器、译码器、多路选 择器、计数器、寄存器、只读存储器、 可编程逻辑阵列
第六章 采用中大规模集成电路的逻辑设计
一、二进制并行加法器 1.一般并行加法器的缺点
1.地址译码器实例
地址线（8条）
256
内存单元
0
…… …… ……
……
微 A7
地
1
处…
址
理…
译
器 A0
码
器 255
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
2.用74183实现全减器
Ai
Di
全减器：考虑低位向高位的
Bi Gi-1
Gi
借位的减法运算逻辑电路。 真值表：
Di=m1+m2+m4+m7
=m1 m2 m4 m7
0010 0 0 1 1
0011 0 1 0 0
0100 0 1 0 1
0101 0 1 1 0
0110 0 1 1 1
0111 1 0 0 0
1000 1 0 0 1
1001 0 0 0 0
1010
1011
1100 1101
d
1110
1111
数字逻辑
激励表：
QnQn+1 J K 0 0 0d 0 1 1d 1 0 d1 1 1 d0 画激励函数卡诺图
输
W
出
端
A1A0
选择控制端
数字逻辑
A1A0 D0D1D2D3 W 0 0 d0 ΦΦΦ d0 0 1 Φ d1 ΦΦ d1 1 0 ΦΦ d2 Φ d2 1 1 ΦΦΦ d3 d3
W = A1A0D0+A1A0D1+A1A0D2+A1A0D3
第六章 采用中大规模集成电路的逻辑设计
举例
数字逻辑
多路选择器可实现任意一个n变量的逻辑函数， 一般取其中的n-1个变量作为多路选择器的选 择信号，另外一个变量作为数据输入。
数字逻辑
A3 7485
B3
A2
B2
A1
FA>B
B1
FA<B
A0
FA=B
B0
A>B
A<B
A=B
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
三、译码器
译码器是将二进制代码翻译成十进制数字或字 符的电路，如：数字仪表显示器、地址译码器、 指令译码器等。
译码器是n输入，2n输出的电路。常见有二-四 译码器，三-八译码器，四-十六译码器等。
电路图：
Y7
Y6
Ai Bi Gi-1
A2 A1 A0
Y5 Y4 Y3 Y2
Y1
S3S2S1
Y0
001
数字逻辑
& 。 Di &。
Gi
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
3.用74183实现四-十六译码器
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
ABCD Y0Y1Y2Y3Y4Y5Y6Y7 Y0Y1Y2Y3Y4Y5Y6Y7
S3 0 S2 0 S1
A
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
四、多路选择器
多路选择器是多输入，单输出的组合逻辑 电路，其功能为从多个输入中选择一个传 送到输出端口。
常见有四路选择器、八路选择器、十六路选 择器等。
第六章 采用中大规模集成电路的逻辑设计
74153
输 入 端
D3 D2 D1 D0
1 加1计数
0 1 ×××× 1
减1计数
QCB QCC Cr
Cr：清0； LD：预置控制，Cr=0的前提下， 若LD=0，则使输出端为输入信 号，LD=1时开始计数；
D，C，B，A：数据输入端， 用于设置计数初值； CPU，CPD：计数脉冲 QDQCQBQA：计数值输出；
QCC，QCB：进位、借位输出
数字逻辑 第六章 采用中大规模集成电路的逻辑设计
分析：四输入，十六输出，需要用两片74138； 0000~0111时，74138Ⅰ工作， 1000~1111时，74138Ⅱ工作。
Y7Y6Y5Y4 Y3 Y2 Y1Y0 74138Ⅰ
A2A1A0 B CD
S3 0 S2 S1 1
Y7Y6Y5Y4 Y3 Y2 Y1Y0 74138Ⅱ A2A1A0
C0=P0C-1 + G0 C1=P1P0C + P1G0 + G1 C2=P2P1P0C + P2P1G0 + P2G1 + G2 C3=P3P2P1P0C + P3P2P1G0 + P3P2G1 + P3G2 +G3
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
F4 F3 F2 F1
FC4
74283
1000 1001 1010 1011 1100 1101 1110 1111
1111111101111111 1111111110111111 1111111111011111 1111111111101111 1111111111110111 1111111111111011 1 1 1 1 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 0
例1.用74153实现
F(A, B,C) m(0,2,3,4,5,7)
设A1=1，A0=B，Di=C 形式转换
数字逻辑 第六章 采用中大规模集成电路的逻辑设计
练习：用74153实现F（A，B）=AB+AB
0
D3
1
D2
1
D1
0
D0
W
F
A1A0
AB
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
和的范围为0到19 ，在0~9范围时，直接输出；在10~19 范围时，需要+6修正，所以需两片74283芯片。
修正标志：F=C4+F2F4+F3F4
FC4 A4
A3
A2 A1
F4 F3
B4
F2
B3
F1
B2
B1
C0
修正 标志
A4 A3 A2 A1
0 B4 01 B3 01 B2 0 B1
Ai Bi Gi-1 Di Gi
000 00 001 11 010 11
Ai Bi Gi-1 Di Gi