东华理工大学EDA期末试题

东华理工大学EDA期末真题

教材：数字系统设计与V erilog HDL（第四版）王金明编著大三电子信息工程专业（2013年）

一．填空题（20分）

1.基于EDA技术的设计中，有两种设计思路：

课本第4页

2.Verilog HDL中的三类常量：课本122页

3.块语句包括：课本142页

4.状态机包括的三个对象：课本197页

5.行为语句包括：

二．简答题（20分）

1.Verilog HDL有哪三种描述方式描述逻辑电路？以及三种描述方式的特点（10分）

2.全等与相等的区别（10分）

三．程序填空题（40分）

1.移位寄存器（10分,毎空5分）

Module shift16 (din,clk,clr,dout);

Input clk,clr; input [15;0]din; output reg [15:0] dout;

Always @(posedge clk)

Begin if(clr) dout<=16‘b00;

Else begin

Dout<=？；

？<=din[15];

End

end

endmodule

2.两个8位数相乘（10分,毎空5分）（课本153页）Module mult_for (outcome,a,b);

input[7:0] a,b; output[16:1]outcome;

integer i:

always @(a or b)

begin outcome<=0;

for(i=1;i<？;i=i+1)

if(b[i]) outcome<=？;

end

endmodule

3. 15人表决器（10分，毎空5分）（课本153页）; Module vote15 (pass,vote);

Input [15:1] vote; output reg pass;

Reg [3:0] sum; integer i;

Always @(vote)

Begin sum=0;

For(i=1;i<=15;i=i+1)

If(vote[i]) ？;

If(sum[？]) pass=1;

Else pass=0;

End

endmodule

4. 考过程赋值语句（10分）

自己去看书，阻塞赋值，非阻塞赋值。145页四．编写程序（20分）

用三种描述方式中的一种方式编写一个同步置数，异步清零的模为80的计数器（参考课本148页）

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