5-1 verilog HDL-CHENYU

… structure description; … endmodule;
Signal and operations
Logic operators for bit data: y = a & b;(按位与) y = a | b;
y = ~ a;
y = a ^ b;
Signal and operations

以反引号“ ` ”开始的第一条语句是编译器指令, 编译器指令` t i m e s c a l e 将模块中所有时延的单位设置为1 n s，时间精度为1 ns。 例如，在连续赋值语句中时延值# 1和# 2分别对应时延1 ns 和2 ns。
Verilog HDL


设计的行为功能使用下述过程语句结构 描述： 1) initial语句：此语句只执行一次。
... ... [d e f a u l t: p r o c e d u r a l _ s t a t e m e n t] endcase c a s e语句首先对条件表达式c a s e _ e x p r求值，然后 依次对各分支项求值并进行比较，第一个与条件表达式值 相匹配的分支中的语句被执行。可以在1个分支中定义多 个分支项；这些值不需要互斥。缺省分支覆盖所有没有被 分支表达式覆盖的其他分支。 分支表达式和各分支项表达式不必都是常量表达式。

Half Adder



m o d u l e H a l f A d d e r (A, B, Sum, Carry) ; i n p u t A, B; o u t p u t Sum, Carry; a s s i g n #2 Sum = A ^ B; a s s i g n #5 Carry = A & B; endmodule # 2指2个时间单位。使用编译指令将时间单位与物理时间相关联 。这样的编译器指令需在模块描述前定义，如下所示: ` timescale 1ns /100ps，此语句说明时延时间单位为1 n s并且 时间精度为100ps (时间精度是指所有的时延必须被限定在 0 . 1 n s内)。如果此编译器指令所在的模块包含上面的连续赋值 语句, #2 代表2 n s。
module inhibit (a,b,s); input [3..0] a,b; output [8..0] s; … structure description;
…
endmodule
Signal and operations
Two kinds of signal :
port : input and output;
Chapter 5 Hardware Description Language
Verilog HDL structure Signal and operations Structure description
Behavioral decription
About the HDL?


wire : any connect nets in module;
The value of signals:
0 1 z （高阻） x(未知)
Verilog HDL structure
module majority (a,b,c,f);
input a,b,c;
output f;
wire w1,w2,w3;
Verilog HDL
设计描述 设计输入


IEEE std1364-2001 Verilog HDL and C Languaue Verilog HDL and VHDL
设计修改 设计编译 功能确认 延时确认 器件编程
命令行 模式脚 本
在线确认
生产
Verilog HDL structure
2) always语句


always @(AorBorCin)begin Sum = (A ^ B) ^ Cin ; T1 = A & Cin; T2 = B & Cin; T3 = A & B; C o u t = (T 1| T 2) | T 3; end
always 语句中有一个与事件 控制(紧跟在字符@ 后面的表达 式)。相关联的顺序过程( b e g i n - e n d对)。这意味着只要A、 B或C i n 上发生事件，即A、B 或 C i n 之一的值发生变化，顺 序过程就执行。在顺序过程中 的语句顺序执行，并且在顺序 过程执行结束后被挂a c
assign w1=a&b; assign w2=b&c; assign w3=a&c; assign f=w1|w2|w3;
endmodule
f w1 w2 w3
Verilog HDL structure
module majority (a,b,c,f);
What is the HDL? Hardware Description Language Sofe Core Hard Core Why we used the HDL?
Verilog HDL


Verilog HDL是一种硬件描述语言，为了制作 数字电路而用来描述特殊应用集成电路和现场 可编程逻辑门阵列的设计之用。Verilog的设计 者想要以C语言为基础设计一种语言，可以使 工程师比较容易学习。 Verilog 是由Gateway Design Automation 公司于大约1984年开始发展。Gateway Design Automation公司后来被Cadence于1990年所购 并。现在 Cadence 对于 Gateway 公司的 Verilog 和 Verilog-XL 模拟器拥有全部的财产 权。
过程执行完成后， always 语句
再次等待A、B或C i n上发生的 事件。

Decoders in Verilog
Chapter 6

Table 6-20 . the decoder in Figure 6-32 module vr2to4dec(I0,I1,EN,Y0,Y1,Y2,Y3); input I0,I1,EN; output Y0,Y1,Y2,Y3; wire NOTI0,NOTI1; INV U1(NOTI0,I0); INV U2(NOTI1,I1); AND3 U3(Y0,NOTI0,NOTI1,EN); AND3 U4(Y1, I0, NOTI1,EN); AND3 U5(Y2,NOTI0, I1, EN); AND3 U6(Y3, I0, I1, EN); endmodule
Hardware module： Name、port and structure;
Verilog HDL structure
module majority (a,b,c,f); input a,b,c; output f; … structure description;
…
endmodule
Verilog HDL structure

2) always语句：此语句总是循环执行, 或 者说此语句重复执行。
initial语句


` t i m e s c a l e 1ns / 1ns m o d u l e Test (Pop, Pid) ; o u t p u t Pop, Pid; r e g Pop, Pid; initial begin P o p = 0; // 语句1。 P i d = 0; // 语句2。 P o p = #5 1; // 语句3 。 P i d = #3 1; // 语句4。 Pop = #6 0; // 语句5。 P i d = #2 0; // 语句6。 end endmodule



case语句
c a s e(c a s e _ e x p r)
c a s e _ i t e m _ e x p r{ ,c a s e _ i t e m _ e x p r } :p r o c e d u r a l _ s t a t e m e n t

m o d u l e m o d u l e _ n a m e (p o r t _ l i s t ) ;
endmodule
Half Adder


m o d u l e H a l f A d d e r (A, B, Sum, Carry) ; i n p u t A, B; o u t p u t Sum, Carry; a s s i g n #2 Sum = A ^ B; a s s i g n #5 Carry = A & B; endmodule 模块的名字是H a l f A d d e r。模块有4个端口: 两个输入端口A 和B，两个输出端口S u m和C a rry。由于没有定义端口的位数, 所有端口大小都为1位；同时, 由于没有各端口的数据类型说明, 这四个端口都是线网数据类型。模块包含两条描述半加器数据流 行为的连续赋值语句。从这种意义上讲，这些语句在模块中出现 的顺序无关紧要，这些语句是并发的。每条语句的执行顺序依赖 于发生在变量A和B上的事件。
Operators for bus datas: y = a && b（逻辑与） ; y = a || b; y = a + b; y = a - b;
y = ! a;
y = a * b;
Verilog HDL structure
module majority (a,b,c,f); input a,b,c; output f; wire w1,w2,w3;
时延举例

` t i m e s c a l e 1ns/ 1ns m o d u l e D e c o d e r 2 x 4 (A, B, EN, Z) ; i n p u t A, B, EN; o u t p u t [ 0 :3] Z; wire Abar, Bbar; assign #1 Abar = ~ A; / 语/ 句1。 assign #1 Bbar = ~ B; / 语/ 句2。 assign #2 Z[0] = ~ (Abar & Bbar & EN ) ; / / 语句3。 assign #2 Z[1] = ~ (Abar & B & EN) ; / / 语句4。 assign #2 Z[2] = ~ (A & Bbar & EN) ; / / 语句5。 assign #2 Z[3] = ~ ( A & B & EN) ; / / 语句6。 endmodule