第七章 电容版图设计
7 两级阻容耦合放大电路PCB图单面板设计
实验七、两级阻容耦合三极管放大电路 PCB 图单面板设计一、实验目的1.学会元件封装的放置2.熟练掌握 PCB 绘图工具3.熟悉单面板面印制板的手工布局、布线二、实验内容根据图 7-1设计和编辑两级阻容耦合三极管放大电路的PCB 图。
+VCC图 7-1 两级阻容耦合三极管放大电路的 PCB 图三、实验步骤1.启动 Protel 99 SE PCB，新建文件“ 两级阻容耦合三极管放大电路.PCB ”，进入 PCB 图编辑界面。
如图7-2所示.2.装入制作 PCB 时比较常用的元件封装库，如 Advpcb.ddb 或者Miscellaneoux.ddb 等。
(1) 单击“Browse PCB”按钮，进入PCB编辑界面；在PCB编辑器窗口内，单击“Browse”（浏览）窗内的下拉按钮，选择“Libraries”（元件封装图形库）作为浏览对象。
(2) 如果元件库列表窗内没有列出所需元件封装图形库，如PCB Footprints.lib，可单击“Add/Remove”按钮。
在如图7-3所示的“PCB Libraries”窗口内，不断单击“搜寻（I）” 下拉列表窗内目录，将Design Explorer 99\Library\PCB\Generic Footprints目录作为当前搜寻目录，在PCB库文件列表窗内，寻找并单击相应的库文件包，如Advpcb. ddb，再单击“Add”按钮，即可将指定图形库文件加入到元件封装图形库列表中，然后再单击“OK”按钮，退出如图7-3所示的“PCB Libraries”窗口。
图7-2 PCB编辑界面3.放置元件封装及其他一些实体，并设置元件属性、调整元件位置。
表 9 给出了该电路所需元件的封装形式、标号及所属元件库。
在PCB编辑器中，放置元件的操作过程如下：图7-3 PCB库文件列表窗(1) 单击“放置”工具栏内的“放置元件”工具，在如图7-4所示“Place Component”的窗口内，直接输入元件的封装形式、序号和注释信息。
锁相环电路的设计及相位噪声分析
和响应速度之间折衷考虑，相位裕度越大，系统越稳定，但是响应速度变慢。
这里取相位裕度为６０度。
同样的，这两个环路参数是估计出来的，在实际电路中仍然需要多次考虑。
最后根据上面的两个环路参数，利用第二章第六节的公式２－２２到２－２４可以计算出低通滤波器的电阻和电容的值大约为：Ｒ２＝１２Ｋ，Ｃ２＝１３８ＰＦ，ＣＩ＝１ＩＰＦ。
根据以上估算的参数可以将锁相环系统的幅频和相频特性曲线画出，如图４．２所示。
图４－２ＰＬＬ的幅频与相频特性曲线４．３锁相环系统级模型４．３．１Ｍａｔｌａｂ构造数学模型Ｍａｕａｂ是ＭａｔｈＷｏｒｋｓ公司开发的具有强大科学运算功能的数学工具，其中的软件包－－Ｓｉｍｕｌｉｎｋ是专门用于数学建模的工具。
通过建立锁相环系统的线性模型，如图４—３所示，分别建立环路中每个模块的传输函数，然后设置输入输出点。
该线性模型不仅可以分析系统的冲击响应和阶跃响应，还可以分析零极点与波特图。
冲击响应和阶越响应的模拟结果如图４－４所示，此模型可以很方便的修改参数，仿真速度非常快，模拟结果也非常直观，对于理解二阶系统的特性非常有帮助。
ｔ№啦＊血瞻呻目删ｅ，ｒａ口ａａｐ蝌ｍ鼬ｒｔｒａｒｔｉｍ＇哥缸眦ｈ恤啪蚓ｏｆ恤ＶＣＯ图４－３Ｍａｔｌａｂ建立ＰＬＬ的线性模型图４—４ＰＬＬ的阶跃响应与冲击响应４．３．２ＶｅｒｉｌｏｇＡ构造行为级模型ＶｅｒｉｌｏｇＡ语言是Ｖｅｒｉｌｏｇ硬件描述语言的扩展，主要用来描述模拟系统的结构和行为，包括电子，机械，流体力学和热力学系统等㈣。
下面给出ＶｅｒｉｌｏｇＡ描述锁相环的行为级模型，并应用Ｍｉｃａ进行仿真。
首先，以电阻的行为级模型为例，简单的说明一下ＶｅｒｉｌｏｇＡ语言的特点和应用。
、ｉｎｃｌｕｄｅ“ｄｉｓｃｉｐｌｉｎｅｓ．”’’ｉｎｃｌｕｄｅ“ｃｏｎｓｔａｎｔｓ．ｈ，’ｍｏｄｕｌｅｒｅｓ（ａ，ｂ）；ｉｎｏｕｔａ，ｂ；ｅｌｅｃｔｒｉｃａｌａ，ｂ；ｐａｒａｍｅｔｅｒｒｅａｌＲ２１．Ｏ：ａｎａｌｏｇｂｅｇｉｎＩ（ａ，ｂ）＜＋Ｖ（ａ，ｂ）／Ｒ；／／Ａｌｔｅｍａｔｉｖｅ：Ｖ（ａ，ｂ）＜＋Ｉ（ａ，ｂ）４Ｒ；第五章锁相环电路设计及模拟第五章锁相环电路设计及模拟５．１整体设计本章主要是关于锁相环的晶体管级电路的设计，不但详细的分析了电路的结构，而且给出了模拟结构及相关的解释。
版图设计课件 PPT
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
结论：对采用PN结隔离的双极IC基本工艺，与制作NPN 晶体管的基本工艺相比，只需增加外延工艺，当然工艺步 骤要增加不少。
一、双极集成电路工艺的基本流程
PN结隔离双极IC工艺基本流程
衬底材料(P型硅)－ 埋层氧化－埋层光刻 －埋层掺杂(Sb)外延 (N型硅)隔离氧化－隔离光刻 －隔离掺杂(B)－ 基区氧化－基区光刻 －基区掺杂(B)和发射区氧化－
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
(2) 光刻2：场氧光刻，又称为有源区光刻。将以后作为有源区区域的 氧(3化) 氧层化和氮层化生硅长层。保在留没，有其氮余化区硅域层的保氧护化的层区和氮化硅全部去除。 域（即场区）生长一层较厚的氧化层。图中 表面没有氧化层的区域即为有源区。
三、CMOS集成电路工艺流程
3. 生长栅氧化层和生成多晶硅栅电极 确定了有源区以后，就可以制作MOS晶体管。首先按下述步骤生长栅 氧化层和制作栅电极。 (1) 生长栅氧化层。去除掉有源区上的氮化硅层及薄氧化层以后，生长 一层作为栅氧化层的高质量薄氧化层。 (2) 在栅氧化层上再淀积一层作为栅电极材料的多晶硅。 (3) 光刻3：光刻多晶硅，只保留作栅电极以及起互连作用的多晶硅。 光刻后的剖面图如图所示。
电容设计详解
Safety Recognized Ceramic Capacitors Introduction
Disc cap Product Marketing July 2011
1
經銷商銷售 Disc cap (Jan. – May)
Disc Cap
Ratio (kk pcs)
Others, 39.41%
Foxconn, 2.85% New Kinpo, 3.14% LITE-ON, 3.69%
DELTA, 18.38%
冠捷, 8.19%
Samsung, 6.41% Chicony, 4.97% ASTEC, 4.72% 明緯企業, 4.22% 全漢, 4.02%
5
華科匯僑 安規產品之優勢
7.6%
(61/802)
華南區 經銷商 (kk pcs) 2.1%
(17/802)
華東區 經銷商 (kk pcs) 3.1%
(25/802)
Taiwan 經銷商 (kk pcs) 2.4%
(19/802)
Y cap
5.5%
(23/415)
2.4%
(10/415)
1.2%
(5/415)
1.9%
(8/415)
Y2009
Y2010
Y2011
Size Minuaturization (AC Safety Cap)
2nd Generation
3rd Generation
Y2012
Size Minuaturization (DC Hi-V Cap)
3-6KV SL/CH
HF Products (AC cap, Hi-V cap)
集成电路常用器件版图松柏书屋
❖ 图7.26：梳状二极管。
❖ 用作ESD的二极管的面积较大，且画成环形结 构。
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5.5 保护环版图
❖ 保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。
❖ 保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
❖ 对于无法使用串、并联关系来构建的电阻， 可以在单元电阻内部取部分进行构建。
❖ 图7.18的实现方式。
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电阻匹配设计总结
❖ （1）采用同一材料来制作匹配电阻
电容值。
❖ 做在场氧区，电容值较小。
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5.3 电容版图设计
❖ （4）MIM电容 ❖ 金属层之间距离较大，因此电容较小。
❖ 减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21
❖ PIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。
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输入单元
输入单元主要承担对内部电路的保 护，一般认为外部信号的驱动能力足 够大，输入单元不必具备再驱动功能。 因此，输入单元的结构主要是输入保 护电路。
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输入单元版图
单二极管、电阻电路
双二极管、电阻电路
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layout 基础知识介绍
沟道长 金属布 (μm) 线层数
多晶 硅布 线层 数
电源 电压
(V)
W/L
阀值电压 （V）
NMOS PMOS
31级环 行振荡 器频率
(MHz)
0.35
3
0.6/0.40 0.54 -0.77
2 3.3
196.17
3.6/0.40 0.58 -0.76
MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层
集成电路设计基础
第七章 集成电路版图设计
华南理工大学 电子与信息学院 广州集成电路设计中心 殷瑞祥 教授
版图设计概述
• 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转 化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑 定义等有关器件的所有物理信息。
• 集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的 规则，这些规则是集成电路制造厂家根据自己的工艺特点而制 定的。不同的工艺，有不同的设计规则。
电阻的可变参数：电阻宽度(width)、电阻值(R)。
多晶硅电阻
多晶硅通过接触孔与第一层金属连接，该金属构成电阻的两
个电极，图中所示电阻最小宽度为2 λ=0.4μm。
第一层多晶硅的方块电阻值为7.4欧姆，每接触孔形成的电
阻为5.6欧姆。该多晶硅电阻一般为几十欧姆。
2.0
Poly
2.0 2.0
Metal1
1. 工艺参数：如每一层的厚度，深度…等。 2. 工艺流程：如每一步骤所需的时间。 3. 设计指导 (Design guide)：如告诉你如何加contact，如何用
library，如何用避免Latch Up…等 4. SPICE Parameters：SPICE的参数。一般还有分是那一种
集成电路版图设计基础电阻电容匹配
设长度为20um 和40um的电阻
若多晶硅刻蚀造成ΔL=0.2um，
则实际长度比为(20.2)/(40.2)=0.503，造成0.5%的失 配。因此，
把匹配电阻分成相同尺寸的电阻段消除工艺误差
分成2段，则实际长度比为 (20.2)/(20.2+20.2)=0.5
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3 互联寄生
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如果方块电阻小， 导线电阻、通孔电阻不可忽略
若金属走线在电阻上方跨过，各电阻段上的金 属覆盖量不同会导致金属化诱发失配。
需要精确匹配的器件之间的缝隙不应该用来走线
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8、机械应力和封装偏移
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应力会引起硅电阻率变化，金属和陶瓷封 装应力最小，但成本高
硅和环氧树脂的热膨胀系数相差10倍，随 着器件冷却产生应力
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8、机械应力和封装偏移
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热梯度
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热分布的对称轴取决于功率器件的位置和方向
器件应该置于芯片的的轴上产生对称的热分布 ，尽可能远离匹配器件，倾向于中央，
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电阻布局 热匹配
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热电效应
2021/3/11
只要两种材料接触，就会形成接触电势差，半导 体金属的接触电势差受温度强烈影响，如果接触 发生在不同的温度，电阻两端表现为电势差。
每个单位电容最小宽度的导线连接上极板，保持每个 电容的导线电容相等。
11.不要在没有进行静电屏蔽的电容上走 线
导线和极板间的电容将引起匹配电容失配
12.优先使用厚氧化层电容
厚氧化层电介厚度失配比例小。
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13.电容放在低应力区域
避免放在四个角，中央应力最小，从中央到边缘的一 般的距离内应力小
chapt7 MOS电容-清华大学半导体物理
MOSFET是现代数字集成电路的核心器件。
MOSFET剖面图•MOSFET与半导体表面及半导体-绝缘层界面性质密切相关。
•MOSFET的核心部分是MOS(MIS)结构。
2半导体表面以及半导体－绝缘层界面性质；表面电场效应（是MOSFEF工作的基础）；MOS结构C-V特性。
4由于晶格周期性在表面处中断而出现的局（定）域于表面附近的电子态——表面态禁带中的电子态数等于表面原子数，表面原子面密度∼1015/cm 2，所以表面能级准连续地分布在禁带中。
总之，表面态起因于周期场在表面处中断；空间上定域于晶体表面；能级位于禁带中。
7.1.1 表面态§7.1 半导体表面和Si －SiO 2界面界面性质。
量级；离子。
界面态起源于界面处的。
界面态和表面态性质相似：位于Si-SiO101214151617达到最大且基本不变;19变化引起数量很大的2122V。
FB2324包括两部分：；V不很大s很小。
27对交流小信号ΔVQ n完全跟上ΔV g变化。
32scC-V是非平衡的瞬态特性333435若栅压V g 为一由V 1（积累）到V 2（强反型)的阶跃电压，则V =V 2下电容随时间的变化曲线称为MOS 电容的C -t 特性。
由MOS 电容的C -t 特性可求耗尽层少子寿命τ和表面复合速度S 。
，取“−”号，取“+”号i FB归一化平带电容与氧化层厚度及衬底掺杂浓度的关系。
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Poly1 Metal1
Sandwich电容 电容
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电容类型
结电容
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电容的变化
工艺偏差
MOS电容中，电介质是单晶硅上的一层二氧化硅薄膜， 电容中，电介质是单晶硅上的一层二氧化硅薄膜， 电容中 薄膜厚度很小，现代CMOS工艺中栅氧化层的偏差一般在 薄膜厚度很小，现代 工艺中栅氧化层的偏差一般在 20%以内。 以内。 以内 在多晶或金属电极上淀积或生长的电介质比较难控制。 在多晶或金属电极上淀积或生长的电介质比较难控制。 介质层的介电常数除了和厚度有关外， 介质层的介电常数除了和厚度有关外，还与淀积的介质层成 分有关，氧化物-氮化物 氧化物结构的电介质很容易变化， 氮化物-氧化物结构的电介质很容易变化 分有关，氧化物 氮化物 氧化物结构的电介质很容易变化， 偏差至少在20%。 偏差至少在 。 结电容由基极和发射极扩散形成， 结电容由基极和发射极扩散形成，由于硅的介电常 数比较大，单位面积的电容也大于薄膜电容， 数比较大，单位面积的电容也大于薄膜电容，平板结构 的结电容偏差一般再20%，梳状的电容偏差为 的结电容偏差一般再 ，梳状的电容偏差为30%。 。
集成电容有明显的寄生效应， 集成电容有明显的寄生效应，相对理 想的电容由两块大平面板电极间的静电作 用产生。 用产生。这些相同的极板也会与集成电路 的其它部分产生静电耦合， 的其它部分产生静电耦合，产生不希望的 寄生效应。一般而言， 的寄生电容比 的寄生电容比C2 寄生效应。一般而言，C3的寄生电容比 为了减小C3寄生电容 寄生电容， 小，为了减小 寄生电容，除了与电容相 连的导线， 连的导线，一般不要让其它引线从电容上 跨过，否则会增加不需要的电容， 跨过，否则会增加不需要的电容，而且存 在引发噪声耦合的可能。 在引发噪声耦合的可能。有时出于改进匹 配减小串接电阻的考虑，在上极板加M1， 配减小串接电阻的考虑，在上极板加 ， C3的影响会变得明显。 的影响会变得明显。 的影响会变得明显
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电容的寄生效应
R1 B D1 C/E D3 R2 D4 D2 D/S/B D1 R3 R1 D2 R2 G
MOS
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各种电容比较
发射结电容
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各种电容比较
NBL
发射结电容
如果阳极和衬底 电势相连， 电势相连，那么基区扩 散可以进入隔离区以节 省版图面积。 省版图面积。图中版图 从中间公共隔离岛/发 从中间公共隔离岛 发 射区接触伸出叉指。该 射区接触伸出叉指。 布局有利于减小叉指长 度和寄生电阻。 度和寄生电阻。
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本章主要内容
布线寄生容匹配布局
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电容的寄生效应
C3 C1
C2
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各种电容比较
版图设计者需要确 定是使用平板电容还是 梳状电容。 梳状电容。如果知道面 电容和边电容时， 电容和边电容时，可以 估算是那种版图的面积 更小。 更小。如果不知道面电 容和边电容， 容和边电容，则趋向于 选择面电容， 选择面电容，因为梳状 电容电容值对边电容的 依赖性更大， 依赖性更大，而边电容 很难通过推导计算得出。 很难通过推导计算得出。
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电容的变化
电压调制
栅压相当背栅为负时，体硅中的多数载流子被向上抽取并在氧化层下积累， 栅压相当背栅为负时，体硅中的多数载流子被向上抽取并在氧化层下积累， 此时电容由器件的栅介质决定。 此时电容由器件的栅介质决定。 栅正偏时，多数载流子被排斥从而远离表面，并形成耗尽区，随着偏压增大， 栅正偏时，多数载流子被排斥从而远离表面，并形成耗尽区，随着偏压增大， 耗尽区加宽，电容减小。 耗尽区加宽，电容减小。 栅压等于阈值电压时，从体硅中抽取少子，使表面反型，反型层形成后， 栅压等于阈值电压时，从体硅中抽取少子，使表面反型，反型层形成后，偏 压增加只是增加少子浓度，不会影响耗尽区宽度。 压增加只是增加少子浓度，不会影响耗尽区宽度。 如果源漏未连接到背栅，因为耗尽层厚度不变，所以电容值保持不变。 如果源漏未连接到背栅，因为耗尽层厚度不变，所以电容值保持不变。 如果源漏短接到背栅，沟道使源漏短接，反型层成了电容下极板， 如果源漏短接到背栅，沟道使源漏短接，反型层成了电容下极板，电容增加 到重新等于栅氧电容值。 到重新等于栅氧电容值。
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电容的变化
电压调制
理想情况下，电容值与两端的偏压无关。事实上， 理想情况下，电容值与两端的偏压无关。事实上，结电容的电容值受偏压的 影响很大。 影响很大。 PN结反向偏压增加时相应的耗尽区宽度也随之增加。所以电容值从零偏压的 结反向偏压增加时相应的耗尽区宽度也随之增加。 结反向偏压增加时相应的耗尽区宽度也随之增加 情况逐渐减小，最终因为耗尽区内的电场过强，引发雪崩击穿。 情况逐渐减小，最终因为耗尽区内的电场过强，引发雪崩击穿。正偏时因为外偏 置电压抵消内建电势差，所以耗尽区变窄。 置电压抵消内建电势差，所以耗尽区变窄。 当正偏的结电容等于内建电势差时耗尽区消失，且结电容迅速下降。 当正偏的结电容等于内建电势差时耗尽区消失，且结电容迅速下降。
B
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电容类型
MOS电容（PMOS） 电容（ 电容 ）
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电容类型
PIP电容 电容
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布线电容
L12 = L21
L11 L22
串扰
ε ox
ε ox
X
C12 = C21
C11
C22
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布线电容
材料 硅 二氧化硅 干氧氧化 等离子体 TEOS 氮化硅 LPCVD 等离子体 相对介电常数 11.8 3.9 4.9 4.0 6~7 6~9 介电强度（ 介电强度（MV/cm） ） 30 11 3~6 10 10 5
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各种电容比较
MOS电容 电容
MOS晶体管可以用作电容， 晶体管可以用作电容， 晶体管可以用作电容 但是其轻掺杂背栅会使寄生电 阻增大。 阻增大。 MOS晶体管不适合作为电 晶体管不适合作为电 容使用，但是在有些CMOS工 容使用，但是在有些 工 艺中往往是唯一的选择。 艺中往往是唯一的选择。使用 MOS电容需要注意的是 电容需要注意的是MOS晶 电容需要注意的是 晶 体管的偏置通常不在C-V特性 体管的偏置通常不在C-V特性 的阈值电压附近。这样就可以使器件工作在积累区或强反型区 使器件工作在积累区或强反型区， 的阈值电压附近。这样就可以使器件工作在积累区或强反型区，避免 电容工作在耗尽区。 使MOS电容工作在耗尽区。 电容工作在耗尽区 使用MOS电容时还需要注意因为电容的下极板轻掺杂（衬底或 电容时还需要注意因为电容的下极板轻掺杂（ 使用 电容时还需要注意因为电容的下极板轻掺杂 衬底或N ），导致下极板寄生很大串联电阻 所以避免使用太长沟道的 导致下极板寄生很大串联电阻， 避免使用太长沟道的MOS 阱），导致下极板寄生很大串联电阻，所以避免使用太长沟道的 来制作电容。如果略去源漏扩散，可以使用背栅接触完全包围栅极。 来制作电容。如果略去源漏扩散，可以使用背栅接触完全包围栅极。
Poly-Poly电容的电路模型（无串联电阻的简单模型） 电容的电路模型（无串联电阻的简单模型） 电容的电路模型
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电容的寄生效应
C3A C1A R2 C2A C2B R1 C3B C1B
Poly-Poly电容的电路模型（含串联电阻的π模型） 电容的电路模型（含串联电阻的 模型 模型） 电容的电路模型
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本章主要内容
布线寄生电容 电容类型及其容值变化
CH7
电容寄生效应 各种电容比较 电容匹配布局
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布线电容
T
布线电容由两部分组成： 布线电容由两部分组成： 1.平板电容 平板电容 2.杂散电容 杂散电容
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H
布线电容
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布线电容
每层互连线都与上一层金属和下一层金属垂直可 以减小重叠电容，但是这样会增加布线的复杂度。 以减小重叠电容，但是这样会增加布线的复杂度。