经典或非门版图设计
四输入或非门电路和版图设计说明
成绩评定表课程设计任务书目录目录 (III)1.绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2.四输入或非门 (2)2.1 四输入或非门电路结构 (2)2.2 四输入或非门电路仿真 (3)2.3 四输入或非门的版图绘制 (4)2.4 四输入或非门的版图电路仿真 (5)2.5 LVS检查匹配 (6)总结 (7)附录一：原理图网表 (9)附录二：版图网表 (10)1.绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。
2.用tanner软件中的TSpice对四输入或非门电路进行仿真并观察波形。
3.用tanner软件中的L-Edit绘制四输入或非门版图，并进行DRC验证。
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
与非门、或非门和异或门的版图设计
实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。
二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。
三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。
1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。
图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。
对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。
图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。
图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。
输入与非门、或非门版图设计
课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u* M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u* M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext* Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：课程名称Course集成电路设计技术项目名称Item二输入与非门、或非门版图设计目的Objective 1. 掌握利用E-EDIT进行IC设计方法，设计二输入与非门版图并仿真2. 掌握利用L-EDIT进行IC设计方法，设计二输入或非门版图并仿真3. 领会并掌握版图设计最优化实现方法。
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N on=5 off= 0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N on=5 off= 0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
基于Cadence平台三输入或非门的设计
基于Cadence 平台三输入或非门的设计设计目的：1、熟悉candence 软件，并掌握其各种工具的使用方法。
2、用cadence 设计一个三输入或非门，并画出仿真电路、版图、并验证其特性。
一、设计背景1.cadence 简介：Cadence 公司的电子设计自动化（Electronic Design Automation ）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC 综合及布局布线，模拟、混合信号及射频IC 设计，全定制 集成电路设计，IC 物理验证，PCB 设计和硬件仿真建模等。
本次设计是基于cadence 工具的三输入或非门的电路和版图设计。
2.三输入或非门：a.逻辑表达式：b.逻辑符号：c.真值表：CB A Y ++=二、三输入或非门电路设计和逻辑仿真进入红帽4系统，打开终端输入cd Artist446进入Artist446目录，输入icms &命令运行Cadence软件。
在打开的CIW的窗口选择tools →Library Manager建立一个新的库文件myLib，在创建一个新的cellview1、在schematic窗口中选择Tools →Analog Evironment,打开模拟窗口1、setup →simulator /directory/host…,在弹出窗口中确认simulator项是spectre.单击ok。
2、setup →Model Library setup，做如下输入，然后add。
3、选择Analyses →Choose，在坦诚的窗口中吧stop time设为50u4、选择outputs →save all.5、选择outputs →to be plotted →select on schematic，然后在schematic窗口中依次选择A、B、C、Y为输入和输出，选择之后按ESC。
6、选择完毕后窗口如下图所示7、选择Simulation →Netlist →Create8、选择Simulation →Run三、版图设计:登录Linux系统，启动终端，cd Layout进入版图目录，然后以layoutPlus &运行版图设计软件，进行版图设计。
四输入或非门电路和版图设计
成绩评定表课程设计任务书目录目录 .......................................................................................................... 错误!未定义书签。
1.绪论 ....................................................................................................... 错误!未定义书签。
设计背景 ........................................................................................ 错误!未定义书签。
设计目标 ........................................................................................ 错误!未定义书签。
2.四输入或非门 ......................................................................................... 错误!未定义书签。
四输入或非门电路结构 ................................................................ 错误!未定义书签。
四输入或非门电路仿真 ................................................................ 错误!未定义书签。
四输入或非门的版图绘制 ............................................................ 错误!未定义书签。
四输入或非门版图设计
四输入或非门课程设计学生姓名：专业班级：指导教师：工作单位：题目: 四输入或非门的设计初始条件：计算机、ORCAD软件，L-EDIT软件要求完成的主要任务:（包括集成电路专项实践工作量及其技术要求，以及说明书撰写等具体要求）1、集成电路专项实践工作量：1周2、技术要求：（1）学习ORCAD软件，L-EDIT软件。
（2）设计一个四输入或非门电路。
（3）利用ORCAD软件，L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：2015.6.19布置集成电路专项实践任务、选题；讲解集成电路专项实践具体实施计划与课程设计报告格式的要求；集成电路专项实践答疑事项。
2015.6.19-6.20学习ORCAD软件，L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
2015.6.21-6.25用ORCAD软件设计四输入或非门电路并进行仿真工作，再利用L-EDIT软件绘制其版图，完成集成电路专项实践报告的撰写。
2015.6.26 提交集成电路专项实践报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 .............................................................................................................................................. Abstract . (I)1 绪论 02 四输入或非门 (1)2.1 四输入或非门的电路结构 (1)2.2 四输入或非门的电路设计与仿真 (2)2.2.1 ORCAD软件介绍 (2)2.2.2 绘制电路图 (2)2.2.3 电路仿真 (3)2.4 四输入或非门的版图绘制 (5)2.4.1 L-EDIT软件介绍 (5)2.4.2 版图绘制 (5)3 总结 (9)参考文献 (10)摘要性能优越的四输入或非门是数字电路中很常见的一种逻辑电路，可广泛应用于算术逻辑单元等电路中。
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或非门版图设计
一、
1、打开S-edit程序
2、另存文件：点击菜单File----Save As
3、取代设定：点击菜单File-Replace setup
选择路径：C:\ProgramFiles\Tanner EDA\L-Edit11.1\samples\spr\example1＼lights）
二、
新建工程取名：blpmos
版图效果如下：
三、
重复一二步奏获得工程文件
cloms：
jiekou：
文件如下：
新建工程取名hfm；
在l_edit菜单下点击：
出现
点击
找到刚才新建的工程
分别点击加入：
点击
点击ok，工程文件就加入到hfm中。
以相同的办法加入其它两项并排好版图：
依照书上的版图连接线，效果如下：
点击：
如果符合规则，则如下图所示：
如果不符合规则，则如下图所示：
注意：如有错误提示则先将不符合规则的地方修改好再进行下一步。
然后点击：
在文件夹中打开：
点击
在
中设计参数的表如下：
点击
查看结果，有过改之，无过就可以完成啦。
效果如下：
从图中不难看出波形不够完美，可能与版图布局，走线不好有关，再接再厉。