异或门版图设计报告
异或门集成电路设计
院课程设计异或门的设计学生姓名：学院：电气信息学院专业班级：专业课程：集成电路设计基础指导教师：年月日目录1 概述 (1)2 设计异或门目的、意义 (1)3 异或门的主要功能 (1)4 Tanner Tools 介绍 (2)5 系统方案设计 (3)6异或门电路图和版图设计及仿真 (4)6.1异或门CMOS电路图设计仿真 (4)6.2 异或门CMOS版图设计及仿真 (6)6.2.1 异或门CMOS版图设计 (6)6.2.2 异或门CMOS版图仿真 (9)6.3 LVS对比异或门 (10)7 调试结果与分析 (12)8 课程设计体会 (12)参考文献 (14)1概述集成电路，英文为Integrated Circuit，缩写为IC；顾名思义，就是把一定数量的常用电子元件，如电阻、电容、晶体管等，以及这些元件之间的连线制作在半导体衬底上，封装在一个管壳内，成为具有所需电路功能的微型结构。
其引出端就是该集成电路的输入、输出、电源和接地线等。
集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。
因此，集成电路的应用十分广泛，已经渗透到工业、农业、国防等各个方面，大到天上的飞机，小到手中的手表，都有集成电路的身影。
2设计异或门目的、意义异或门（英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门。
有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。
异或门的应用范围广，在实际应用中可以用来实现奇偶发生器或模2加法器，还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。
虽然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地使用到分立的异或门。
因此，我们为了熟练了解、掌握异或门这一基本逻辑电路，对异或门电路进行了这次课程设计。
3异或门的主要功能异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。
CMOS异或门集成电路课程设计报告书
课程设计任务书学生：王帅军专业班级：电子1103班指导教师：封小钰工作单位：信息工程学院题目: CMOS异或门初始条件：计算机、ORCAD软件、L-EDIT软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：2周2、技术要求：（1）学习ORCAD和L-EDIT软件。
（2）设计一个CMOS异或门电路。
（3）利用ORCAD和L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《理工大学课程设计工作规》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规。
时间安排：2014.12.29布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
2014.12.29-12.31学习ORCAD和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。
2015.1.1-1.8对CMOS异或门电路进行设计仿真工作，完成课设报告的撰写。
2015.1.9 提交课程设计报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)Abstract (II)1绪论 (1)2 异或门介绍 (2)3仿真电路设计 (3)3.1 ORCAD软件介绍 (3)3.2仿真电路原理图 (4)3.3仿真分析 (5)4版图设计 (8)4.1 L-EDIT软件介绍 (8)4.2版图绘制 (8)4.3 CMOS异或门版图DRC检查 (10)5心得体会 (11)参考文献 (12)附录 (123)摘要性能优越的异或门是实现各种运算集成电路的基础，可广泛应用于全加器，乘法器和算术逻辑单元等电路中。
CMOS集成电路由于工艺技术的进步以及功耗低、稳定性高、抗干扰性强、噪声容限大、可适应较宽的环境温度和电源电压等一系列的优点，成为现在IC设计的主流技术。
本文首先介绍了CMOS异或门电路，紧接着介绍了ORCAD软件，并利用此软件搭建了仿真电路图，对电路进行了仿真分析。
异或门版图设计报告
.西安科技大学高新学院微电子专业实验报告专业：微电子班级：1001：黄升学号：1001050120指导老师：王进军设计软件：tanner软件实验目的和要求：1、掌握L-edit软件的基本设定和集成电路工艺和版图的图层关系。
2、根据性能和指标要求，明确设计要求和规则。
3、电路版图实现过程中电源线的走法。
4、掌握L-edit和S-edit仿真环境，完成异或门的仿真。
5、掌握LVS环境变量。
异或门版图的设计方法：1、确定工艺规则。
2、绘制异或门版图。
3、加入工作电源进行分析。
4、与LVS比较仿真结果。
实验内容：完成COMS异或门版图设计，COMS异或门原理如下，要求在S-edit 中画出每一电路元件，并给出输入输出端口及电源线和地线。
（一）异或逻辑关系式及真值表：F=A⊕B=A′B+ AB′（二）原理图：（三）版图：（四）仿真分析：Main circuit:Module0.include“E:\ProgramFiles\tannerEDA\T-Spice10.1\models\m12_125.mdM1 N3 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 F B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM3 F N3 B Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM4 N3 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 F B A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 F A B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uv7 Vdd Gnd 5.0v8 B Gnd pulse(0.05.00 In In 100n 200n)v9 A Gnd pulse(0.05.00 In In 100n 400n).tran In 800n.print tran v(A) v(B) v(F)End of main circuit:Module0上升沿下降沿均10nv8 B Gnd pulse(0.05.00 10In 10In 100n 200n) v9 A Gnd pulse(0.05.00 10In 10In 100n 400n)*NODE NAMEALASES* 1=Gnd(10.5,-12) * 2=Vdd(12,37)* 4=B(15,12)* 5=A(5,13)* 6=F(72,13).include“E:\ProgramFiles\tannerEDA\T-Spice10.1\models\m12_125.md M1 F B A Vdd PMOS L=2u W=22u $（68.5 25 70.5 30）M2 3 A Vdd Vdd PMOS L=2u W=22u $（44.5 25 46.5 30）M3 F A M4 F B Gnd NMOS L=2u W=22u $（20.5 25 22.5 30）M4 F B Gnd NMOS L=2u W=22u $（68.5 -3.5 70.5 1.5）M5 3 A Gnd Gnd NMOS L=2u W=22u $（44.5 -3.5 46.5 1.5）M6 F 3 B Gnd NMOS L=2u W=22u $（21 -3.5 23 1.5）v5 Vdd Gnd 5.0v6 B Gnd pulse(0.05.00 In In 100n 400n)v7 A Gnd pulse(0.05.00 In In 100n 200n).tran In 800n.print tran v(A) v(B) v(F)用LVS对比异或门的原理图和版图是否一致原理图.spMain circuit:Module0M1 N3 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 F B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM3 F N3 B Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM4 N3 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 F B A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 F A B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u *End of main circuit:Module0版图.spc*NODE NAMEALASES* 1=Gnd(10.5,-12)* 2=Vdd(12,37)* 4=B(15,12)* 5=A(5,13)* 6=F(72,13)M1 F B A Vdd PMOS L=2u W=22u $（68.5 25 70.5 30）M2 3 A Vdd Vdd PMOS L=2u W=22u $（44.5 25 46.5 30）M3 F A M4 F B Gnd NMOS L=2u W=22u $（20.5 25 22.5 30）M4 F B Gnd NMOS L=2u W=22u $（68.5 -3.5 70.5 1.5）M5 3 A Gnd Gnd NMOS L=2u W=22u $（44.5 -3.5 46.5 1.5）M6 F 3 B Gnd NMOS L=2u W=22u $（21 -3.5 23 1.5）设置好setup1。
数字电路实验一异或门与非门实验报告深圳大学
深圳大学实验报告
课程名称：数字电路实验
实验项目名称：门电路逻辑功能及测试
学院：
指导教师：
报告人：学号：班级：
实验时间：
实验报告提交时间：
教务部制．
数据处理分析：
以A、B为自变量，Y为应变量得以下的真值表：
A B Y Uy(直流电压值)
0.148 0 0 0
3.515 1 1 0
0.128 0 0 0
3.513 0 1 1
0.122 0 0 0
0.163
1
1
1
得当A和B之中有一个或一个以上个为高电平时，Y得高电平，满足异或的逻辑功能。
根据表1得，当为高电平时，Vz在3.4到3.6V之间；当为低电平时，Vz在0.1到0.2V之间。
数据及波形记录：
S端为0电平时输入端A和输出端Y的波形：
S端为1电平时输入端A和输出端Y的波形：
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。
日内。
10、教师批改学生实验报告时间应在学生提交实验报告时间后 2．。
集成电路课程设计报告三输入异或门电路
4.3a
Select Edge to ActC nt
1.000
4.4a
Select Mi nimum Width
2.000
4.4c
Select to Select Spac ing
2.000
异或门的应用范围广，在实际应用中可以用来实现奇偶发生器或模2加法器，
还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。虽
然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地 使用到分立的异或门。因此，我们为了熟练了解、掌握异或门这一基本逻辑电路， 对异或门电路进行了这次课程设计。
2.1
Active Mi nimum Width
3.000
2.2
Active to Active Spac ing
3.000
2.3a
Source/Drain Active to Well Edge
5.000
2.3b
Source/Drain Active to Well Space
5.000
2.4a
WellCo ntact(Active) to Well Edge
异或门（英语:Exclusive-OR gate，简称XOF^ate,又称EOF^ate、ExOF^ate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或
门可由2输入异或门构成。
三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三 输入异或门来说，若输入为偶数（此处包括0）个高电平1,则输出为低电平0； 否则输出为高电平1。
异或门的逻辑表达式：
进一步可得到一位比较器的真值表：
A
B
集成电路-二输入异或门的前仿设计
集成电路课程设计——二输入异或门的前仿设计姓名：胡国勤学号：07063211专业：电子科学与技术指导老师：蔡志民二〇一〇年十二月二十五日二输入异或门的前仿设计一、实验目的1、了解异或门的逻辑单元。
2、二输入异或门电路原理图输入方法。
3、二输入异或门的前仿设计。
二、实验原理1、异或门逻辑单元异或门逻辑功能：F=A⊕B 。
异或门逻辑符号如图1所示：图1 异或门逻辑符号异或门真值表如表一所示：表一异或门真值表A B F0 0 00 1 11 0 11 1 02、异或门功能实现当输入A与B不同时，输出F为1；当输入A与B相同时，输出F为0。
三、实验内容1、建立库文件点击运行程序，弹出运行程序窗口如图2所示。
图2 运行程序然后在运行程序窗口键入icfb后点击运行就会出现CIW（Command Interpreter Window），即命令解释窗如图3所示。
图3 CIW窗口CIW窗口是Cadence软件的控制窗口，是主要的用户界面。
从CIW窗口可以调用许多工具并完成许多任务。
CIW窗口主要包括以下几个部分：①Window Title（窗口标题栏）：显示使用软件的名称及Log文件目录。
②Menu Banner（菜单栏）：显示命令菜单以便使用设计工具。
③Outbut Area（输出区）：显示电路图设计软件时的信息，可以调整CIW 使这个区域显示更多信息。
④Input Line（输入行）：原来输入命令。
⑤Mouse Bindings Line ：显示捆绑在鼠标左中右3键的快捷键。
⑥Prompt Line ：标识号来自当前命令的信息。
2、创建库与视图单元点击CIW窗口的File-new-library,由此可创建库，用来存放单元视图的文件夹。
将库文件的路径设置在cadence目录下，Name栏输入库文件名001（库文件名可定义），右侧Technology File栏中选择Don’t need a techfile，由于现在只是输入原理图，因此可以不需要工艺文件，点击窗口OK，如图4所示。
与非门、或非门和异或门的版图设计
实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。
二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。
三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。
1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。
图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。
对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。
图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。
图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。
基于CMOS的非门异或门电路设计
盐城工学院2015~2016学年第1学期集成电路课程设计报告题目：《基于CMOS的非门异或门电路设计》*名：**学号：02班级：B电科121学院：信息工程学院*师：**目录摘要 (1)Abstract (1)1. 设计要求 (2)2. 设计原理 (2)3. 设计思路 (4)3.1 非门电路 (4)3.2 异或门电路 (5)3.3 时间计划 (6)4. 非门异或门电路设计 (7)4.1 原理图设计 (7)4.2 仿真分析 (8)5. 版图设计 (10)5.1 PMOS管版图设计 (10)5.2 NMOS管版图设计 (13)5.3非门异或门的版图设计 (14)5.4总版图DRC检查 (16)6. 心得体会 (18)7. 课程设计总结 (18)8. 参考文献 (19)附录： (21)1. 非门电路原理图 (21)2. 异或门电路原理图 (21)3. NMOS管版图 (22)4. PMOS管版图 (23)5. 非门电路版图 (23)6. 异或门电路版图 (24)摘要本文从设计到仿真以及后面的版图制作等主要用到了Multisim软件和L-Edit软件等。
设计的题目是基于CMOS的二输入异或门电路，电路设计的思路是使用一个二输入的或非门加一个与或非门来实现二输入异或门的功能，其中电路设计部分用的是Multisim软件，仿真部分主要做的是时序仿真，后面的版图制作用的是L-Edit软件，由于版图制作只使用了一个L-Edit软件，所以版图完成之后只做了一个基本的DRC检查。
关键词：CMOS门电路、或非门、与或非门、异或门AbstractIn this paper,from design to production simulation and the back of the map,mainly use the Multisim software and L-Edit software,etc.Design the topic is based on CMOS two exclusive-orgate,circuit design train of thought is to use a two input nor gate and an and-or-not gate torealize the input exclusive-or the function of the door,the circuit design part with Multisimsoftware,main do is timing simulation,simulation of the back of the map production usingL-Edit software,due to the map making only USES a L - Edit software,so the layout is compled only done a basic DRC check.Keywords:CMOS gate,NOR gate,AND-OR-NOT gate,Exclusive-OR gate1. 设计要求1、要求：用MOS器件设计非门异或门电路。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
西安科技大学
高新学院
微电子专业实验报告
专业：微电子
班级：1001
姓名：黄升
学号：1001050120
指导老师：王进军
设计软件：tanner软件
实验目的和要求：
1、掌握L-edit软件的基本设定和集成电路工艺和版图的图层关系。
2、根据性能和指标要求，明确设计要求和规则。
3、电路版图实现过程中电源线的走法。
4、掌握L-edit和S-edit仿真环境，完成异或门的仿真。
5、掌握LVS环境变量。
异或门版图的设计方法：
1、确定工艺规则。
2、绘制异或门版图。
3、加入工作电源进行分析。
4、与LVS比较仿真结果。
实验内容：
完成COMS异或门版图设计，COMS异或门原理如下，要求在S-edit 中画出每一电路元件，并给出输入输出端口及电源线和地线。
（一）异或逻辑关系式及真值表：F=A⊕B=A′B+ AB′
（二）原理图：
（三）版图：
（四）仿真分析：
Main circuit:Module0
.include“E:\ProgramFiles\tannerEDA\T-Spice10.1\models\m12_125.md M1 N3 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M2 F B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M3 F N3 B Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M4 N3 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M5 F B A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M6 F A B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
v7 Vdd Gnd 5.0
v8 B Gnd pulse(0.05.00 In In 100n 200n)
v9 A Gnd pulse(0.05.00 In In 100n 400n)
.tran In 800n
.print tran v(A) v(B) v(F)
End of main circuit:Module0
上升沿下降沿均10n
v8 B Gnd pulse(0.05.00 10In 10In 100n 200n) v9 A Gnd pulse(0.05.00 10In 10In 100n 400n)
*NODE NAMEALASES
* 1=Gnd(10.5,-12)
* 2=Vdd(12,37)
* 4=B(15,12)
* 5=A(5,13)
* 6=F(72,13)
.include“E:\ProgramFiles\tannerEDA\T-Spice10.1\models\m12_125.md M1 F B A Vdd PMOS L=2u W=22u $（68.5 25 70.5 30）
M2 3 A Vdd Vdd PMOS L=2u W=22u $（44.5 25 46.5 30）
M3 F A M4 F B Gnd NMOS L=2u W=22u $（20.5 25 22.5 30）
M4 F B Gnd NMOS L=2u W=22u $（68.5 -3.5 70.5 1.5）
M5 3 A Gnd Gnd NMOS L=2u W=22u $（44.5 -3.5 46.5 1.5）
M6 F 3 B Gnd NMOS L=2u W=22u $（21 -3.5 23 1.5）
v5 Vdd Gnd 5.0
v6 B Gnd pulse(0.05.00 In In 100n 400n)
v7 A Gnd pulse(0.05.00 In In 100n 200n)
.tran In 800n
.print tran v(A) v(B) v(F)
用LVS对比异或门的原理图和版图是否一致
原理图.sp
Main circuit:Module0
M1 N3 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 F B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M3 F N3 B Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M4 N3 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 F B A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 F A B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u *End of main circuit:Module0
版图.spc
*NODE NAMEALASES
* 1=Gnd(10.5,-12)
* 2=Vdd(12,37)
* 4=B(15,12)
* 5=A(5,13)
* 6=F(72,13)
M1 F B A Vdd PMOS L=2u W=22u $（68.5 25 70.5 30）
M2 3 A Vdd Vdd PMOS L=2u W=22u $（44.5 25 46.5 30）
M3 F A M4 F B Gnd NMOS L=2u W=22u $（20.5 25 22.5 30）
M4 F B Gnd NMOS L=2u W=22u $（68.5 -3.5 70.5 1.5）
M5 3 A Gnd Gnd NMOS L=2u W=22u $（44.5 -3.5 46.5 1.5）
M6 F 3 B Gnd NMOS L=2u W=22u $（21 -3.5 23 1.5）
设置好setup1。