-计数译码显示电路
实验6.6 计数、译码和显示电路(60进制)
数字电子技术实验实验6.6 计数、译码和显示电路一、实验目的1.学习计数器、译码器和七段显示器的使用方法。
2.掌握计数器、译码器和七段显示器的综合应用。
3.掌握用示波器测试计数器输出波形的方法。
二、实验任务用74LS161计数器、4511译码器、BS311201显示器各两片和74LS00一片实现一个带显示的60进制计数器。
完成表6-6-1及6-6-2测试，个位波形测试。
三、实验设备数字电路实验箱(74LS161、4511、BS311201、74LS00数字集成芯片、脉冲源)、数字万用表、示波器、导线。
四、实验原理74LS161引脚图4511引脚图七段数码管显示笔段BS311201共阴极显示器，COM接地；BS311101共阳极显示器，COM 接电源+5V 。
输入低位CC4511 BCD 码七段译码器,驱动共阴数码管BS311201集成片。
当译码器输入码超过“1001”时，译码器的输出为全为0，数码管熄灭。
译码输出输入高位74LS161逻辑符号输出高位74LS161DQ C Q B Q AQ DCBACR CPLDET EPCo输入输出端说明CR ：异步清零端，低电平有效；LD ：同步置数端，低电平有效；ET 、EP ：使能端，高电平有效；CP ：计数器时钟；D 、C 、B 、A ：数据输入端；Q D 、Q C 、Q B 、Q A ：数据输出端；Co ：进位端。
输入输出CR LD ET EP CP D C B AQ D Q C Q B Q A××××××××10×× d c b a1111××××1 1 0 ××××××1 1 ×0 ×××××0 0 0 0d c b a加计数保持保持74LS161功能表低电平有效74LS161是一个可预置的4位二进制同步加法计数器，它的计数长度是16。
计数器及其译码显示电路设计
计数器及其译码显示电路设计一、引言计数器及其译码显示电路是数字电路中常见的模块，广泛应用于计数、测量、定时等领域。
本文将介绍计数器及其译码显示电路的设计原理和实现方法。
二、计数器的基本原理计数器是一种能够在一定范围内按照规定的步长进行累加或累减操作的电路。
常见的计数器有二进制计数器和十进制计数器两种。
1.二进制计数器二进制计数器是指能够在二进制数字系统中进行累加或累减操作的电路。
其基本原理是通过触发器来实现数据存储和状态转移，以达到累加或累减的目的。
常见的二进制计数器有同步计数器和异步计数器两种。
同步计数器是指所有触发器都在同一个时钟脉冲下进行状态转移，因此具有较高的稳定性和精度。
异步计数器则是指每个触发器都有自己独立的时钟输入，因此具有较高的速度和灵活性。
2.十进制计数器十进制计数器是指能够在十进制数字系统中进行累加或累减操作的电路。
其基本原理是通过将二进制计数器的输出信号转换为十进制数字系统中的数字，以达到实现十进制计数的目的。
常见的十进制计数器有BCD计数器和二进制-BCD码转换器两种。
三、译码显示电路的基本原理译码显示电路是一种能够将数字信号转换为对应的字符或图形信号进行显示的电路。
常见的译码显示电路有BCD-7段译码器和BCD-10段译码器两种。
1.BCD-7段译码器BCD-7段译码器是指能够将4位二进制代码转换为对应的7段LED数字管显示信号的电路。
其基本原理是通过查表法将4位二进制代码映射到对应的7段LED数字管上，以实现数字信号到字符信号的转换。
2.BCD-10段译码器BCD-10段译码器是指能够将4位二进制代码转换为对应的10个LED 灯管显示信号的电路。
其基本原理与BCD-7段译码器相似，不同之处在于需要额外添加3个LED灯管用于表示“.”、“-”和“+”等符号。
四、计数器及其译码显示电路设计实例下面以一个4位同步二进制计数器及其对应的BCD-7段译码器为例，介绍其设计过程。
multisim仿真教程计数器译码器数码管驱动显示电路
将对话框中Node name改成与数码管相对应 的符号A。其他与逻辑分析仪的输入端的连 线都以此法行之，点击仿真开关或按F5键进 行仿真，计数器的输出和数码管的波形时序 关系则立即直观的被显示在“Logic Analyzer—XLA1”的面板窗口中。见图 12.7.2。
图12.7.3 Node对话框
由输出端QB和QD经逻辑组合电路接至计数器 （LOAD）端，构建计数进位阻塞电路。在设 计时可根据需要，由相应的输出端构建组合 逻辑电路，从而实现不同进制的计数器。
图12.7.1 计数器、译码器、数码管驱动显示电路
从虚ห้องสมุดไป่ตู้仪器中取逻辑分析仪XLA1，其上有1～F 共16个输入端，1～4端分别于计数器的四个数 据输出端QA～QD相连，第5～11端 分别与数码 管的七段A～G相连，第12端接CLK脉冲输入端。 用鼠标双击逻辑分析仪，将出现逻辑分析仪面 板窗口如图12.7.2所示。
图12.7.2 时钟脉冲、输入、输出波形时序关系图
改变逻辑分析仪Clock区(Clock/Div)的个 数，从“1”调到“32”。在图12.7.2的左侧 显示的号码为原理图的节点号码，其并不能表 示出计数器输出端和数码管的段位字母，显示 不用鼠标左键双击与逻辑分析仪“1”号输入端 连接的图线，出现如图12.7.3所示对话框。直 观，所以要对原理图进行编辑。
计数译码显示电路
3、将1HZ旳正方波信号改为1KHZ旳正方波，用示波器分别观 察十进制计数器Q0、Q1、Q2、Q3旳输出波形以及CP旳波形。
(2) M > N 旳情况
用多片 N 进制集成计数器组合起来才干构成 M 进制计数器 。各片之间（或称为各级之间）旳连接方式可分为串行进位方式 、并行进位方式、整体置零方式和整体置数方式几种。
若 M 能够分解为若干个因数相乘，即 （ N i ≤N ），则能够采用 串行进位方式或并行进位方式将各个 N i 进制计数器连接起来， 构成 M 进制计数器。在串行进位方式中，以低位片旳进位输出信 号作为高位片旳时钟输入信号；在并行进位方式中，以低位片旳 进位输出信号作为高位片旳工作状态控制信号，全部芯片旳 CP 输入端同步接计数输入信号。
清 数据输入 使
零
置数
能
74LS161功能表
CR LD CP ET 操作状态
0 x x x 清除 1 0 x 预置 1 1 0 保持 1 1 1 计数
ET=CTT&ETP CO=Q3Q2Q1Q0
74LS90异步二五十 进制计数器
74LS90功能表
（2）任意进制计数器旳构成
中规模集成计数器除按其本身进制实现计数功能外，还 能够采用反馈法构成任意进制旳计数器。假定已经有旳是 N 进制计数器，需要得到 M 进制计数器。
M < N 旳情况
用一片N进制中规模集成计数器能够构成 2≤M≤N 旳任 意进制计数器。
a）置零法（复位法） 利用集成计数器旳异步置零端，经过 反馈线逼迫计数器置零。当计数器从全 0 状态 S 0 开始 计数并接受了 M 个计数脉冲后，进入 S M 状态。假如将 S M 状态译码产生一种置零信号加到计数器旳异步置零端 ，则计数器将立即返回 S 0 状态，这么就能够跳过 N － M 个状态，得到 M 进制计数器。
数字逻辑电路实验教案
绪论数字逻辑电路是高等学校计算机科学技术专业中的一门主要的技术基础课程，它是为培养计算机科学技术专业人才的需要而设置的，它为计算机组成原理、微型机与其应用等后续课程打下牢固的硬件基础。
数字逻辑电路是一门理论性和实践性均较强的专业基础课，实验是数字逻辑电路课程中极其重要的实践环节。
通过数字逻辑电路实验可以使学生真正掌握本课程的基本知识和基本理论，加强对课本知识的理解，有利于培养各方面的能力；有利于实践技能的提高；有利于严谨的科学作风的形成。
一、常用电子仪器的使用1、示波器2、THD—4型数字电路实验箱3、万用表二、实验课的程序1．实验预习由于实验课的时间有限，因此，每次实验前要作好预习，写好预习报告。
预习的要求：a．理解实验原理，包括所用元器件的功能。
b．粗略了解实验具体过程。
c．根据实验要求，画好实验线路与数据表格。
2．实验操作每次测量后，应立即将数据记录下来，并由实验老师签字。
实验操作一般步骤：（1）在连接实验线路之前，必须保证“数字电路实验箱”所有电源关闭；（2）按所画的实验线路图连接实验线路，所用短路线必须事先用万用表检查，以减少故障点；（3）实验线路连接完成后，必须仔细检查实验线路，以保证实验线路连接无误；（4）实验线路连接正确后，接通电源，进行具体实验。
（5）如变动实验线路，必须从（1）重新进行。
故障检查方法与处理：（1）检查元器件的接入电源是否正确；（2）使实验线路处于静态，用万用表“直流电压挡”，从输入级向输出级逐级检查逻辑电平，确定故障点；（3）关闭“数字电路实验箱”电源，用万用表“欧姆挡”，检查实验线路连接是否正确，确定故障点；（4）关闭“数字电路实验箱”电源，按实验操作一般步骤（2）（3）（4）将故障排除。
3．实验报告写实验报告应有如下项目：（1）实验目的（2）实验内容（3）实验设备与元器件（4）实验元器件引脚图（5）实验步骤、实验线路与实验记录等（6）实验结果与故障处理分析、讨论和体会等（7）“思考题”要求同学在完成基本实验内容的前提下去做，并将实验内容、实验所用器件、线路、结果与分析等做副页附在实验报告最后，其副页由实验老师签字确认。
计数译码显示电路常见故障诊断与排除
————Ｃ＝ ——一
个 难 点 问 题 。 因此 ， 笔者对该模 块 电路 常见故 障提 出 了现 象 分 析 、 原 因诊 断 、 查找排 除等实操 方法 。
１ 计 数 译 码 显 示 电路 结 构
图 １ 计 数 译 码 显 示 电 路
计数、 译码 、 显 示 电路 模 块 结 构 如 图 １所 示 。
始终 为“ ０ ” 或始终 为 … ９’
９端 ） 功能有效 （ 即该端输入端信号全 为 高电平或全悬空）
２ ． 若接线正确 ， 再 用逻辑 电平 显示器 检测该 端输 出状 态， 若一直为高电平 ， 则表示计数器处 于置 ０或置 ９状
态。
盖
该 电路设计 方案可有多种 选择 ， 文 中计数器 选择 “ 二一 五 一 十 ” 进制 异 步 集 成 计 数 器 ７ ４ Ｌ Ｓ ９ ０， ７ ４ Ｌ Ｓ ９ ０ 是 可构成 ８ ４ ２ １和 ５ ４ ２ １两 种 编 码 的 十 进 制 计 数 器 ， 其 异 步 清 零 端 ＲＯ１和 ＲＯ ２端 计 数 时 为 ０， 置 ９端 ￥ ９ １和
模 块 电路 常 出现 的 一 些 故 障产 生 的 原 因和 排 除 方 法 作 出 了较 详 细 的 分 析 和 说 明 。 关键 词 ： 译 码 显 示 电路 ； 故障 ； 原 因分 析 ； 排 除
中图 分 类 号 ： Ｔ Ｎ ４ ０ ７ 文献标识 码 ： Ａ 文章编号 ： １ ０ ０ ７ － － － － － ６ ９ ２ １ （ ２ ０ １ ３） Ｏ １ —０ ０ ８ ９ —０ ２
・
８ ９・
总第 ２ ７ ５期
内 蒙 古 科 技 与 经 济
嚣
７ ４ Ｌ Ｓ ９ ０计 数 器 状 态
计数译码显示电路实验报告
计数译码显示电路实验报告实验目的：掌握编码与解码的基本原理和技术。
设计与实现一个计数译码显示电路。
提高电子电路设计与实验能力。
实验原理：计数译码显示电路是利用数字集成电路实现的一种数字计数显示方法。
它通过计数器将输入的时钟信号转化为二进制数码输出，然后通过译码器将二进制数码转为七段数码管的控制信号，从而使得七段数码管实现相应的数字显示。
实验器材：1.CD4017计数器芯片2.CD4511译码器芯片3.七段共阳数码管4.电阻、电容、电源、开关等实验步骤：1. 将CD4017计数器芯片的1脚连接到电源Vcc，16脚连接到地GND。
2.连接计数器的时钟输入脚13和复位输入脚15到电路中适当位置，并设置相应的电源和开关。
3. 将译码器CD4511的Vcc脚和GND脚连接到电源和地，将A、B、C、D四个输入脚连接到计数器的Q0-Q3输出脚。
4.将译码器的a、b、c、d、e、f、g七个输出脚连接到七段数码管的a、b、c、d、e、f、g控制脚。
5. 连接七段数码管的共阳脚到电源Vcc。
实验结果：通过调整计数器CD4017的时钟频率、复位电平和输入信号，我们可以观察到七段数码管显示出不同的数字，从0到9循环显示。
实验分析：计数译码显示电路利用计数器进行计数和译码器进行解码，通过将二进制数码转换为七段数码管的控制信号，实现了数字的显示。
实验中需要注意选择适当的电阻、电容等元器件，以确保电路的稳定工作。
另外，对于七段数码管的显示，还可以通过连接额外的译码器和复用技术进行更复杂的显示设计。
实验总结：通过本实验，我们掌握了计数译码显示电路的基本原理与设计方法，提高了对数字集成电路的理解和应用能力。
实验结果令人满意，并加深了对数字电路的认识。
在今后的学习和实践中，我们将继续加强对电子电路设计与实验的掌握，提高自己的技术水平。
译码电路原理
译码电路原理
译码电路是一种电子电路，用于将数字输入信息转换为对应的输出信息。
该电路通常由多个逻辑门组成，其输入和输出可以是二进制信号。
译码电路的基本原理是根据输入信号的不同组合，将其映射为特定的输出信号。
这通常使用布尔代数和真值表来描述，并且使用逻辑门来实现这些逻辑运算。
在译码电路中，输入信号通常被编码为二进制数，例如4位二进制数。
每个二进制位都代表一个输入信号的状态，比如0或1。
逻辑门根据输入信号的不同组合来确定输出信号。
译码电路中常见的一种逻辑门是解码器。
解码器接受输入信号并将其转换为对应的输出信号。
解码器通常具有多个输出引脚，每个输出引脚都对应一种不同的输入信号状态。
实际应用中，译码电路可以用于许多领域。
例如，在计算机系统中，译码电路通常用于将计算机指令转换为对应的操作控制信号。
此外，译码电路还可以用于数据处理、通信系统以及各种数字电子设备中。
总的来说，译码电路是一种将输入信号转换为对应输出信号的电子电路。
它使用逻辑门和布尔代数来实现逻辑运算，并通过映射输入信号状态来确定输出信号。
译码电路在各种数字电子系统中都有广泛的应用。
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14 VDD
13 4B
12 4A
11 4Y
10 3Y
9 3B
16 VDD A1 1
15 Yf A2 2
14 Yg LT 3
13 Ya BI 4
12 Yb LE 5
11 Yc A3 6
10 Yd A0 7
9 Ye VSS 8
CC4011 四 2 输入与非门 1A 1 1B 2 1Y 3 2Y 4 2A 5 2B 6 VSS 7
4位二进制同步加(递增)计数器
置数
10 Q3 D3 7 9 ET T LD ET P VSS 8
表5.18.4 CC40161功能表
CR LD CP ET 操作状态
0 1 1 x 0 1 x x 异步清零 x 同步预置 0 保持
清零
数据输入 置数
使能
1
1
1
计数
ET=ETT&ETP
CO=Q3Q2Q1Q0
•Segment Identification
灭灯
锁存
•Display:
A0
与74LS48管脚基本兼容
Pin Assignments
Truth Table
X = Don’t Care *Depends upon the BCD code applied during the 0 to 1 transition of LE.
＋ VDD
D3 D2 D1 D0 CP 6 5 4 3 2 CP
六十进制计数器 并行进位（同步）
优点：速度较快；
缺点：较复杂。
四、译码显示电路的构成
1. 译码器CD4511BC
• BCD-to-7 Segment Latch/Decoder/Driver
灯测试
A1
A2 Top View A3
第三阶段实验
数字电路实验
与非门参数测试与组合逻辑电路设计 集成触发器
计数、译码、显示电路
计数、译码、显示电路
（p126）
一、实验目的
二、实验内容与具体要求
三、计数器40161的逻辑功能及其应用
四、译码显示电路的构成
五、实验注意事项
一、 实验目的
掌握40161的逻辑功能及使用方法； 掌握译码、显示电路的构成及使用方法； 进一步熟悉计数器输出波形的测试方法； 学习数字电路设计、组装与调试的方法。
a f e g d b c p
a
b
16 VDD CR 1
15 CO CP 2
14 Q0 D0 3
13 Q1 D1 4
12 Q2 D2 5
11 Q3 D3 6
10
9
ET T LD ET P VSS 7 8
CC40161 4 位二进制同步计数器 CC40163
e
d
c
p
共阴数码显示器
CD40161 MC14161
进 位 信 号 0 & 11 12 13 14 9 LD Q3 Q2 Q1 Q0 ET P CC40161 D3 D2 6 5 ET T CR D1 D0 CP 4 3 2 ＋ VDD 7 10 1 6 9 LD 1 0 1 & 11 12 13 14 Q3 Q2 Q1 Q0 ET P CC40161 D3 D2 5 ＋ VDD 7 1 0 0 1
CC4511 4-7 段锁存译码器/驱动器
MC14011
CD4011
MC14511
CD4511
ET T 10 CR 1 D1 D0 CP 4 3 2 CP
六十进制计数器: 串行进位（异步）
优点：简单； 缺点：速度较慢
出现竞争冒险的可能性较大
3. 构成多位计数器的级联方法
进 位 信 号 9 1 0 & & 11 12 13 14 Q3 Q2 Q1 Q0 ET P LD CC40161(2) ET T CR D3 D2 D1 D0 CP 6 5 4 3 2 7 10 ＋ VDD 1 9 LD CR 1 0 1 & & 11 12 13 14 Q3 Q2 Q1 Q0 CC40161(1) ET P ET T ＋ VDD 7 10 1 0 0 1
1. 40161的时序波形图
CR LD
数 据 输 入
D0 D1 D2 D3 1 CP ET P ET T Q0 Q1 Q2 Q3 CO 12 13 14 15 0 1 2 2 3 8 9
输 出
异步 清零
同步 预置
计数
保持
2. 构成任意进制计数器的方法
•利用异步清零
1 ＋VDD 11 12 13 14 7 10 9 ET P ET T LD 2 Q3 Q2 Q1 Q0 CC40161 CR 1 0 1 0 &
510
+5V 3 4 5
公共 限流 电阻
五、实验注意事项
1．电源 （VDD=＋5V、VSS=地）
核对无误，再接入！
2．输出端切忌短路、线与！
3．CMOS电路多余输入端 —— 不能悬空
4．电路图一定要标上芯片引脚号
5．芯片管脚图
6. CMOS电路驱动TTL电路的能力有限。
芯片管脚图 见389页
g f
二、实验内容与具体要求
1. 测试CC40161的逻辑功能（与2合并测试）。 2. 设计并组装十进制计数、译码、显示电路。
CP=1Hz时，按161功能表的每一行设置清零、置数、 使能信号，观察并记录实验结果； CP=1kHz时，161处于计数状态，观测并记录十进制计 数器输出Q0、Q1、Q2、Q3以及CP的波形，比较它们的时序 关系。 注意：示波器触发源的选择。
2. 共阴七段显示器
• Light Emitting Diode (LED) Readout
g f a b
a f e g d b c p
a
b
c
e
d d
e
c f
p g
p
3.译码显示电路的构成
p a b c d e f g 13 12 11 10 9 15 14 a b c d e f g 4511 A3 6 2 A2 1 A1 7 A0
• 利用同步预置清零
1 ＋VDD 11 12 13 14 7 10 1 ET P ET T CR 2 Q3 Q2 Q1 Q0 CC40161 LD 9 0 0 1 &
D3 D2 D1 D0 6 5 4 3
D3 D2 D1 D0 6 5 4 3
CP
CP
优点：清零可靠
输出没有毛刺
3. 构成多位计数器的级联方法
3*. 设计并组装60进制计数、译码、显示电路。 4*. 设计并组装24进制计数、译码、显示电路。
（3和4任选一项）
三、计数器40161的逻辑功能及其应用
1. 40161的逻辑功能:
进位
0 D0 4 13 Q1 D1 5 12 Q2 D2 6 11