FPGA 显示译码电路实验报告

上海电力学院

实验报告

实验课程名称： FPGA应用开发实验实验项目名称：显示译码电路

班级：

姓名：学号：

成绩：________________

一、实验目的

1.实现常见英语字母显示。

2.实现十六进制计数显示。

3.加深PLD设计的过程，并比较原理图输入和文本输入的优劣。

二、实验原理

（1）显示简单字符

七段数码管显示电路如下图所示：

参考原理图：

图中包含一个七段解码器模块，c2～c0是解码器的3个输入，当输入值不同时，输出不同的字符。如表中所示，当输入值为100～111时，输出空格，即数码管全暗。七段数码管的不同段位用数字0～6表示，注意七段数码管是共阳极的，即各管段输入低电平时，数码管亮；否则数码管暗。

（2）显示0~9数字

在完成简单字符显示电路之后，设计一个用于显示0～9数字的七段数码管电路。电路图如下图所示，c3～c0是七段数码器的输入，当输入0000～1001时，则输出0～9，如表中所示；当输入1010～1111时，输出空格。

参考原理图：

（3）循环显示4个字符

电路的工作原理是，输入端U、V、W和X的输入值分别是000、001、010和011，通过s1和s0选择四个输入端其中一个作为七段解码器的输入值，从而显示H、L、E和O任一字符。

参考原理图：

三、实验步骤

（1）显示简单字符

<1>VHDL硬件描述语言为：

<2>功能仿真：

<3>时序仿真：

<4>引脚分配：

<5>程序下载：

之后在DE2上验证，拨动开关，能显示对应的字母。（2）显示0~9数字

<1>VHDL硬件描述语言为：

<2>功能仿真：

<3>时序仿真：

<4>引脚分配：

<5>程序下载：

在DE2上验证，拨动开关，能显示数字0-9，实验结果与设计要求一致。（3）循环显示4个字符

<1>VHDL硬件描述语言：

<2>功能仿真：

<3>时序仿真：

<4>引脚分配：

<5>程序下载：

在DE2上验证，能够循环显示四个字符，实验结果与设计要求一致。

四、实验小结

通过这次实验，我基本掌握了用VHDL硬件描述语言来实现显示译码电路，并能够在DE2上显示数字和字母，并能通过开关来控制显示的数字和字母，还能实现数字的循环显示，同时我还学会了如何生成元件。还有通过这几次的实验我更加熟练的掌握了FPGA的基本实验步骤。当然实验中也遇到了一些问题，比如怎样创建一个符号，后来在老师的提示下得到了解决。总之，这次试验让我受益匪浅。