第三章 VHDL语言程序的基本结构2

4．缓冲（BUFFER） 缓冲模式允许信号输出到实体外部，但同时也可以在实体内
部引用该端口的信号。缓冲端口既能用于输出也能用于反馈。缓 冲模式用于在实体内部建立一个可读的输出端口，例如计数器输 出、计数器的现态用来决定计数器的次态。 端口模式可用图下说明，图中方框代表一个设计实体或模块。
IN
OUT
3.2 结构体
结构体也叫构造体，结构体描述了基本设计单元（实体） 的结构、行为、元件及内部连接关系，也就是说它定义了设 计实体的功能，规定了设计实体的数据流程，制定了实体内 部元件的连接关系。结构体对其基本设计单元的输入和输出 关系可用以下三种方式进行描述，即行为描述（基本设计单 元的数学模型描述）、寄存器传输描述（数据流描述）和结 构描述（逻辑元件连接描述）。
且不能改变，而类属参量的值可由设计实体的外部提
供。因此设计者可以从外面通过类属参量的重新设定 而容易的改变一个设计实体或一个元件的内部电路结 构和规模。
例： GENERIC （trise，tfall：TIME:=1ns; Addrwidth:INTEGER:=16); PORT(a0, a1 : IN STD_LOGIC; Add_bus:OUT STD_LOGIC_VECTOR(addrwidth-1 DOWNTO 0);
INOUT
BUFFER
在VHDL设计中，通常将输入信号端口指定为输 入模式，输出信号端口指定为输出模式，而双向数 据通信信号，如计算机PCI总线的地址/数据复用总
线，DMA控制器数据总线等纯双向的信号采用双向
端口模式。从端口的名称、模式就能一目了然地指
导信号的用途、性质、来源和去向。
Out与Buffer的区别
END rtl；
结构体－－行为描述
Architecture behavioral of eqcomp4 is begin comp: process (a,b) begin if a=b then equal <= ‘1’; else equal <=‘0’; end if; end process comp; end behavioral ;
允许信号进入实体，主要用于时钟输入、控制输入（如 load、reset、enable、clk）和单向的数据输入（如地址数 据信号address）等。
2．输出（OUT） 输出模式只允许信号离开实体，常用于计数输出、单向 数据输出、被设计实体产生的控制其他实体的信号等。注意： 输出模式不能用于被设计实体的内部反馈，因为输出端口在 实体内不能看做是可读的。 3．双向模式（INOUT） 双向模式允许信号双向传输（既可以进入实体，也可以离开 实体），双向模式端口允许引入内部反馈。
三种描述方式的比较
描述方式
结构化描 述
优点
连接关系清 晰，电路模 块化清晰
缺点
适用场合
电路不易理解、 电路层次化设 繁琐、复杂 计
数据流描 述 行为描述
布尔函数定 义明白 电路特性清 楚明了
不易描述复杂电 小门数设计 路，修改不易 进行综合效率相 大型复杂的电 对较低 路模块设计
3.2.3 结构体功能描述语句
结构体是对实体功能的具体描述，因此它一定要跟在实 体的后面 。
结构体一般由两大部分组成：
1．对数据类型、常数、信号、子程序和元件等因素进行说 明的部分； 2．描述实体的逻辑行为、以各种不同的描述风格表达的功 能描述语句，包括各种顺序语句和并行语句。
结构体的语句格式为： ARCHITECTURE 结构体名 OF 实体名 IS [定义语句]
结构体功能描述语句位于BEGIN和END之间，
具体地描述了构造体的行为及其连接关系。结构
体的功能描述语句可以含有5种不同类型的并行
语句，如图所示。每一语句结构内部可以使用并 行语句，也可以是顺序语句。
结构体构造图:
结构体 （ARCHI TECTURE） 说明语句 功能描述语句 块语句（BLOCK） 进程语句（PROCESS） 信号赋值语句 子程序调用语句 元件例化语句
（PACKAGE）和库（LIBRARY）5个部分。其
中实体和结构体这两个基本结构是必需的，他们 可以构成最简单的VHDL程序。
3.1 实体
设计实体是VHDL语言设计的基本单元，简单 的可以是一个与门，复杂的可以是一个微处理器或 一个数字系统，其结构基本是一致的，都是由实体 说明和结构体两部分组成。实体说明是对这个设计 实体与外部电路进行接口的描述，它规定了设计单
元件例化语句对其他的设计实体做元件调用说明，并将此元件的端口与 其他元件、信号或高层实体的界面端口进行连接。
各语句后面将介绍
例: 2选1数据选择器
ENTTITY mux2 IS PORT （d0，d1：IN BIT；
sel：IN BIT；
s：OUT BIT）； END mux2；
ARCHITECTURE dataflow OF mux2 IS
结构体中的信号定义和端口说明一样，应有信号名称和数 据类型定义。因为它是内部连接用的信号，因此不需要方向说 明。
结构体名
例：结构体的信号定义实例。 ARCHITECTURE rtl OF muj IS 实体名
SIGNAL s1：BIT
结构体信号定义语句
SIGNAL s2，s3：STD_LOGIC_VECTOR (0 TO 3); ┇ BEGIN ┇ 功能描述语句
Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b <= not(a); c <= b;--Error end a; Entity test2 is port(a: in std_logic; b : buffer std_logic; c: out std_logic ); end test2; architecture a of test2 is begin b <= not(a); c <= b; end a;
图中5种功能描述语句的基本组成和功能分别是：
块语句是由一系列并行语句构成的组合体，它的功能是将结构体中的并 行语句组成一个或多个子模块。 进程语句定义顺序语句模块，用以将从外部获得的信号值或内部运算数 据向其他的信号进行赋值。
信号赋值语句将设计实体内的处理结果向定义的信号或界面端口进行赋 值。
子程序调用语句可以调用进程或参数，并将获得的结果赋值于信号。
元的输入输出接口信号或引脚，是设计实体对外的
一个通信界面。结构体用于描述此设计实体的逻辑 结构和逻辑功能。
实体语句结构如下：
ENTITY 实体名 IS [GENERIC（类属表）；]
[PORT（端口表）；]
END ENTITY 实体名； 例：
ENTITY or2 IS PORT（a，b：IN STD_LOGIC;
高层次的功能描述， 不必考虑在电路中到 底是怎样实现的。
结构体－－数据流描述 描述输入信号经过怎样的变换得到输出信号
Architecture dataflow1 of eqcomp4 is begin equal <= ‘1’ when a=b else ‘0’; end dataflow1; Architecture dataflow2 of eqcomp4 is begin equal <= not(a(0) xor b(0)) and not(a(1) xor b(1)) and not(a(2) xor b(2)) and not(a(3) xor b(3)); end dataflow2;
结构体的描述方式，使得阅读VHDL语言程序时，
能直接了解设计者采用的描述方式。
3.2.2 结构体信号定义语句
结构体信号定义语句必须放在关键词ARCHITECTURE和 BEGIN之间，用于对结构体内部将要使用的信号、常数、数 据类型、元件、函数和过程加以说明。需要注意的是实体说明 中定义的信号是外部信号，而结构体定义的信号为该结构体的 内部信号，它只能用于这个结构体中。
SIGNAL sig：BIT； BEGIN Sig <= (d0 AND sel) OR (NOT sel AND d1)； S<=sig； END dataflow；
信号定义语句（内部信号，无方向）
功能描述语句
3.3
块、子程序和进程
3.3.1块语句（BLOCK）
在较大规模的电子系统设计中，传统的硬件电路设计通
这里类属参量中参数trise为上升沿宽度，tfall为下 降沿宽度，用于仿真模块的设计；定义地址总线的宽 度为Addrwidth位，类属值Addrwidth的改变将使结构 体中所有相关的总线定义同时改变，由此使整个设计 实体的硬件结构发生变化。
3.1.2 端口说明（PORT） 端口为设计实体和其外部环境提供动态通信的通道， 是对基本设计单元与外部接口的描述，其功能相当电路图 符号的外部引脚。端口可以被赋值，也可以当做逻辑变量 用在逻辑表达式中。 其一般书写格式为： PORT （端口名 ：端口模式 数据类型；
端口名 ：端口模式 数据类型；
… …）；
其中端口名是设计者为实体的每一个对外通道所取的 名字，通常为英文字母加数字，名字的定义有一定的惯例， 如clk 表示时钟，D开头的端口名表示数据，A开头的端口 名表示地址。端口模式是指这些通道上的数据流动的方式， 如输入或输出等。 端口模式有以下几种类型： 1．输入（IN）
1.1.1类属参量（GENERIC）
类属参量是实体说明组织中的可选项，放在端口说明之前，
其一般格式为：
GENERIC [CONSTANT] 名字表：[IN] 子类型标识 [:= 静 态表达式]，…]
类属参量是一种端口界面常数，常用来规定端口 的大小、实体中子元件的数目及实体的定时特性等。 它和常数不同，常数只能从设计实体的内部得到赋值