CMOS电路中ESD保护结构的设计
CMOS片上电源总线ESD保护结构设计_王怡飞
CMOS 片上电源总线ESD 保护结构设计王怡飞,胡新伟,郭立(中国科学技术大学电子科学与技术系,合肥230027)摘要:随着集成电路制造技术的高速发展,特征尺寸越来越小,静电放电对器件可靠性的危害也日益增大,E SD 保护电路设计已经成为IC 设计中的一个重要部分。
讨论了三种常见的CMOS 集成电路电源总线E SD 保护结构,分析了其电路结构、工作原理和存在的问题,进而提出了一种改进的ESD 保护电源总线拓扑结构。
运用HSPICE 仿真验证了该结构的正确性,并在一款自主芯片中实际使用,ESD 测试通过±3000V 。
关键词:静电放电;电源总线;保护电路中图分类号:TN402;TN403 文献标识码:A 文章编号:1003-353X (2008)06-0524-03Power Bus ESD Protection Structure Design in CMOS ICWang Yifei ,Hu Xinwei ,Guo Li(Dept .o f Electronic Science and Technolo gy ,USTC ,Hefei 23007,China )A bstract :With the development of VLSI process ,the character dimension is getting smaller and smaller while the damage of electrostatic discharge is markedly incr easing in the MOS device reliability ,ESD pr otection circuit becomes an important part of IC design .Three common power bus ESD protection structures in C MOS IC were discussed ,the circuit structure and working theories wer e analyzed ,an improved power bus ESD protection structure was put for ward .The simulation result with HSPI CE proves its correction and the structure is used in an independence chip ,which has passed ±3000V E SD tests .Key words :E SD ;power bus ;protection circuit EEAC C :2570D ;0170N图1 IC 失效原因统计Fig .1 Distribution of failure modes in ICs0 引言随着IC 特征尺寸的日益缩小和集成规模的飞速提高,静电放电(E SD ,electrostatic discharge )保护电路的设计已经成为集成电路可靠性设计中的一个重要环节。
CMOS片上ESD保护电路设计研究的开题报告
CMOS片上ESD保护电路设计研究的开题报告一、选题背景和意义随着CMOS工艺的不断发展和应用的广泛使用，越来越多的芯片设计需要考虑ESD保护电路的设计。
由于集成电路对ESD的抗击能力相对较弱，因此在实际应用中，很容易发生ESD损坏现象，导致芯片性能下降、甚至失效，严重影响芯片的稳定性和可靠性。
因此针对CMOS片上ESD保护电路的设计研究，具有重要的实际应用价值和理论研究意义。
二、研究目的本课题旨在研究CMOS片上ESD保护电路的设计原理、工艺制备、性能测试与优化等方面，探究如何提高芯片的ESD抗击能力和稳定性，保障芯片的正常工作，提高芯片的可靠性和运行效率。
三、研究内容和方法1.研究ESD保护电路的原理和设计方法2.了解CMOS工艺流程工艺制备细节3.设计和制作不同类型的ESD保护电路4.对比不同类型保护电路对芯片性能的影响5.针对不同类型保护电路进行优化设计6.性能测试、分析和总结7.建立合理的保护电路设计流程与规范四、研究预期成果1.掌握CMOS片上ESD保护电路的设计原理和制作方法2.分析比较不同类型保护电路对芯片性能的影响3.实现多种不同类型保护电路的应用4.提出优化的保护电路设计，提高芯片的可靠性和稳定性5.总结经验，建立保护电路的设计流程和规范五、研究进度安排第一阶段（1-2周）：文献调研，了解CMOS片上ESD保护电路的设计原理和制作方法。
第二阶段（2-4周）：学习CMOS工艺流程工艺制备细节，设计和制作不同类型的ESD保护电路。
第三阶段（4-6周）：对比不同类型保护电路对芯片性能的影响，探究优化保护电路设计。
第四阶段（6-8周）：性能测试、分析和总结，建立保护电路的设计流程和规范。
第五阶段（8-10周）：论文撰写、修改和答辩准备。
六、可行性分析本课题的研究内容涵盖了CMOS片上ESD保护电路的设计原理、工艺制备、性能测试和优化等多个方面，同时紧密结合了实验和理论，在可行性上具有一定的保证。
高速cmos-模拟集成电路中的静电保护电路设计--(3)
高速cmos 模拟集成电路中的静电保护电路设计作者：吴鹏，何乐年，陈曦时间：2007-01-10来源:摘要: 分析了静电放电( ESD) 保护的基本原理，指出了传统的用于模拟电路的ESD 保护电路在高速电路应用中的局限性。
提出了在端口的栅极接地NMOS 管和栅极接电源PMOS 管的基础上，加上电源与地之间的高速静电泻放回路(片上保护) 的新电路结构。
仿真结果表明，该电路满足USB2.0 高速接口电路的ESD 保护要求。
试验测试结果表明该ESD 保护电路在人体模式下的击穿电压在正负2 500 V 以上，具有实际的应用意义。
关键词: 静电放电保护；人体模型；片上保护；栅极接地的NMOS随着超大规模集成电路工艺技术的不断提高，目前CMOS 集成电路已经进入了超深亚微米阶段，MOS 器件的尺寸不断缩小，栅氧化层厚度越来越薄，其栅耐压能力显著下降，集成电路失效的产品中有35 %是由于ESD 问题所引起的。
因此CMOS 集成电路的静电放电( Elect rostaticDischarge ， ESD) 保护电路的设计越来越受到了电路设计者的重视。
ESD 保护电路是为芯片电路提供静电电流的放电路径，以避免静电将内部电路击穿。
由于静电一般来自外界，例如人体、机器，因此ESD 保护电路通常在芯片的压焊盘( PAD) 的周围。
输出压焊盘一般与驱动电路相连，即与大尺寸的PMOS 和NMOS 管的漏极相连，因此这类器件本身可以用于ESD 保护放电，一般情况下为了保险，输出端也加ESD 保护电路;而输入压焊盘一般连接到MOS 管的栅极上，因此在芯片的输入端，必须加ESD 保护电路。
另外，在芯片的电源(U dd ) 和地(U ss ) 端口上也要加ESD 保护电路，以保证ESD 电流可以从U dd 安全地释放到U ss。
作者在传统的模块电路ESD 保护电路的基础上提出了应用于高速模拟电路的ESD 保护电路。
ESD 保护电路原理分析数字电路一般采用两级保护电路，并且在主保护电路和次保护电路中串联一个限流电阻，而大的限流电阻和ESD 钳位器件的节电容会产生一个大的RC 延迟，因此，不适合应用于高速模拟CMOS集成电路中。
CMOS SoC芯片ESD保护设计
１ 引言
深 亚 微米 工 艺 中 的 Ｃ Ｓ器 件 栅 氧层 非 常 薄 ， ＭＯ 以 ０１一 ｍＣ Ｓ工艺 为 例 ， ． ＭＯ ３ 内部 低 压 器件 的栅 氧
器件 所允 许 的最 大 电流密度 （ ） 件就 会损 坏 。 Ｊ 器 可 以得 到这 样 的结 论 ， 果 Ｅ Ｄ事件 引 入 的 电 如 Ｓ 荷 在芯 片 中产生 的单 位体 积 内的功 率 （ 磷 ） 过器 Ｐ 。超 件 所允 许 的单 位 体 积 内 的最 大功 率 （ ）器 件 就 Ｐ ，
Ｓ ＵＮ ｅ ，ＺＨＡＮＧ ｎ ，Ｐ Ｌｉ Ｙｉ ｇ ＡＮ ａ ｇ Ｌｉｎ
（ Ｅ ｕ ｄ ｌｃ ｏ ｉ Ｄ ｓ ｎＣ ． ｔ， ｅ ｉｇ １０ ０ ｈｎ ） Ｃ Ｃ Ｈ ａ ａＥｅｔ ｎｃ ｅｉ ｏ Ｌｄ Ｂ ｉｎ ， ０ １ ２Ｃ ｉａ ｒ ｇ ｊ
Ａｂ ｔ ａ ｔ Ｅｘ ａ ｔｏ ｆＣＭＯＳ Ｓ Ｃ ｃ ｉ Ｄ ａ ｌ ｅｆ ｒ ｔ ｏ ｎ ｆ ａ ｌ ｅ ｐ ｗｅ ｒ ｐ ｓ ｄ． ｒｏ Ｄ ａ ｌｒ ｓ ｒ ｃ ： ｐｌｎａｉｎ ｏ ｏ ｈ ｐ ＥＳ ｆ ｉ ｏ ｍ ｐ ｉ ｔ ｉ ｏ ｒｉ ｐ ｏ ｏ ｅ Ｖａ ｉｕｓＥＳ ｆ ｉ ｅ ｕｒ ｈｅ ｏ ｆ ｕｒ ｓ ｕ ｍｅ ｈ ｎ ｓ ｒ ｉ ｖ ｓｉａ ｅ ｃ ａ ｉｍｓ ａ ｅ ｎ ｅ ｔｇ ｔｄ． Ｔ ｌｉ ｅ ａ ｄ ｅ ｒ ｔ ｄ ｐ ｗｅ Ｄ ｐ ｏｅ ｔｏ ｔ ｏ ｎ ｗｈｏｅ ｃ ｉ Ｄ ｈｅ ｍｕ ｔ ｎ ｓ ｐａ ａｅ ｏ ｒ ＥＳ ｐｌ ｒ ｔ ｃｉｎ ｍｅｈ ｄ ａ ｄ ｌ ｈ ｐ ＥＳ
Ｅ Ｄ 护设 计 方 法 ， 出 了 Ｓ Ｃ芯 片的 Ｅ Ｄ保 护设 计 流程 。 Ｓ保 提 ｏ Ｓ
关 键词 ：ｏ ； Ｓ Ｓ Ｃ Ｅ Ｄ失效模 式； Ｓ Ｅ Ｄ设 计方 法
0.5um CMOSI艺下GCNMOSESD保护电路设计
ＥＤ Ｓ 设计 的难 点和 重 点 ，本文 主要 针 对Ｃ ＯＩ 艺 下实现 高 效 的ＥＤ ＭＳ Ｓ 电路 结构 以及版 图优 化进行 研究 。 ． 。 １Ｎ Ｍ０ＳＥ Ｄ保护 电路分 析 Ｓ ＥＤ 护 电路 的设计 目的就是 要避 免工 作 电路成 为Ｅ Ｄ Ｓ保 Ｓ 的放 电通 路而遭 到损 害 ，保 证在 任 意两 芯 片 引脚 之 间发 生 的Ｅ Ｄ Ｓ ， 有适 合 的低 阻旁 路将 都 ＥＤ Ｓ 电流 引入 电源 线 。这 个低 阻旁 路 不但 要能 吸 收ＥＤ Ｓ 电流 ，还要 能 箝位 工 作 电路 的电压 ， 防止工 作 电路 由于 电压 过载 而受 损 。这 条 电路通 路还 需 要 有 很好 的工作 稳定 性 ，能在Ｅ Ｄ Ｓ 发生 时快速 响应 ，而 且还不 能对 芯片 正常 工
作 电路 有影 响。
图２ Ｇ Ｎ Ｏ ａ ｏ ｔ Ｇ Ｍ Ｓ Ｌ ｙ ｕ
『Ｏ Ｉ ／
Ｐ Ｄ Ａ
在Ｃ Ｏ标 准工 艺 中 ，当前应 用最 广泛 的是 采 用Ｎ ＭＳ 沟道 和Ｐ 沟道 Ｍ ＳＥ作 ＯＦ Ｔ 为 保护 器件 ，其结 构是 栅极 接地 （ 图１ ，称 为ＧＮ Ｏ 结构 。 当在 Ｉ０ 如 ） Ｇ ＭＳ ／端 出现正 ＥＤ Ｓ 脉冲 时 ，漏 极Ｐ 结反 偏 ，直到 发 生击 穿为 止 。所 产生 的空 穴 电 阱
摘
要 ： 分析Ｇ Ｎ Ｏ 的特 点和工作机理 ，设计一种基 于ｃ Ｍ ． ｕ Ｐ Ｍ ｃ ０ 工 艺下改进 的Ｅ Ｄ ｃ Ｍｓ ｓｃ０ Ｓｍ２３ Ｍ ｓ ｓ 保护 电路 ，并对版 图设计进 行了优化 。测试 结果表明 ，芯片 的
CMOS芯片的ESD保护电路设计
随着CMOS集成电路产业的高速发展，越来越多的CMOS芯片应用在各种电子产品中，但在电子产品系统的设计过程中，随着CMOS工艺尺寸越求越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。
但是，随着工艺的进步和尺寸的减小，静电释放(ESD)，Elecyro Static Discharge)问题变得日益严峻。
据统计，在集成电路设计中大约40%的失效电路是ESD问题造成的。
MOS晶体管是绝缘栅器件，栅极通过薄氧化层和其他电极之间绝缘。
如果栅氧化层有较大的电压，会造成氧化层击穿，使器件永久破坏。
随着器件尺寸减少，栅氧化层不断减薄，氧化层能承受的电压也不断下降，引起氧化层本征击穿的电场强度约为1 X 107V/cm。
如栅氧化层厚度是50 nm 则可承受的最大电压约50 V，当栅氧化层厚度减少到5 nm，则所能承受的最大电压约为5 V。
因此外界的噪声电压容易引起栅击穿。
特别是外界各种杂散电荷会在栅极上积累，由于MOS 晶体管的栅电容很小，只要少量的电荷就能形成很大的等效栅压，引起器件和电路失效，这就是ESD 问题。
例如，人体所带的静电荷可产生高达几kV的电压，在80%的湿度情况下，人走过化纤地毯可能产生1.5 kV静电压。
ESD对CMOS集成电路的损伤，不仅会引起MOS器件栅击穿，还可能诱发电路内部发生闩锁效畸应。
另外，静电释放产生的瞬时大电流可能造成芯片局部发热，损害器件和电路。
在一般的条件下，ESD不会导致器件即时失效，它往往潜伏在集成电路器件中，这种存在有潜在缺陷的器件在使用时容易失效。
特别是在深亚微米CMOS工艺中，由于溥栅氧化层的击穿电压较低，必须加入有效的在片ESD保护电路以箝位加到内部电路栅氧化层上的过充电压。
1 ESD放电模式与设计方案电路的输入或输出端与电源和地之间的ESD应力有4种模式在集成电路中和外界相连的输入、输出端子比内部器什更容易受到ESD损伤。
ESD保护结构设计
ESD保护结构设计静电放电会给电子器件带来破坏性的后果,它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展,CMOS电路的特征尺寸不断缩小,管子的栅氧厚度越来越薄,芯片的面积规模越来越大,MOS管能承受的电流和电压也越来越小,而外围的使用环境并未改变,因此要进一步优化电路的抗ESD性能,如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。
ESD保护原理ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害,保证在任意两芯片引脚之间发生的ESD,都有适合的低阻旁路将ESD电流引入电源线。
这个低阻旁路不但要能吸收ESD电流,还要能箝位工作电路的电压,防止工作电路由于电压过载而受损。
在电路正常工作时,抗静电结构是不工作的,这使ESD保护电路还需要有很好的工作稳定性,能在ESD发生时快速响应,在保护电路的同时,抗静电结构自身不能被损坏,抗静电结构的负作用(例如输入延迟)必须在可以接受的范围内,并防止抗静电结构发生闩锁。
CMOS电路ESD保护结构的设计大部分的ESD电流来自电路外部,因此ESD保护电路一般设计在PAD 旁,I/O电路内部。
典型的I/O电路由输出驱动和输入接收器两部分组成。
ESD通过PAD导入芯片内部,因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路,将ESD电流引入电压线,再由电压线分布到芯片各个管脚,降低ESD的影响。
具体到I/O电路,就是与PAD相连的输出驱动和输入接收器,必须保证在ESD发生时,形成与保护电路并行的低阻通路,旁路ESD电流,且能立即有效地箝位保护电路电压。
而在这两部分正常工作时,不影响电路的正常工作。
常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。
由于MOS管与CMOS 工艺兼容性好,因此常采用MOS管构造保护电路。
CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管,这个寄生的晶体管开启时能吸收大量的电流。
cmos电路中esd保护结构的设计
cmos电路中esd保护结构的设计CMOS电路被广泛运用于各种数字和模拟电路中。
然而，由于ESD（静电放电）事件的影响，CMOS电路仍然面临着破坏的风险。
因此，保护CMOS电路免受ESD的影响是非常重要的。
本文将讨论ESD保护结构的设计。
1. ESD基础知识ESD是指在接触、分离或摩擦两个带电物体时，由于静电作用而产生的瞬时放电现象。
在CMOS电路中，ESD事件可能破坏器件的PN结、栅极氧化层和金属线等。
2. ESD保护结构的形成ESD保护结构的设计基于两个原则：首先，防止ESD电荷积聚，并尽快将电荷从器件移走。
其次，减小ESD电荷得以穿透器件的功率密度。
为了满足这两个原则，ESD保护结构通常由以下四个组成部分组成：(1) ESD灵敏结构：ESD电荷积累在这个结构中，以便快速释放。
(2) 过压保护结构：当CMOS电路受到过高供电电压的打击时，过压保护结构会将电荷从器件中移走。
(3) 电感结构：电感结构可以提高ESD耐压强度，并防止ESD电荷在CMOS电路中传播。
(4) 负载结构：负载结构用于吸收ESD放电产生的能量。
3. ESD保护结构的实现ESD保护结构的实现可以通过以下方式：(1) 使用二极管结构：这种结构使用单极或双极二极管，以将ESD电荷移走。
(2) 使用MOSFET结构：这种结构使用N型或P型MOSFET，以将ESD电荷移走。
(3) 使用双向瞬态抑制器（TVS）：这种结构是一种二极管并联的瞬态抑制器，能够快速移走ESD电荷。
(4) 使用正弦脉冲阻抗（SPI）：这种结构是一种多级阻抗网络，可以提高ESD耐压能力。
4. 结论ESD保护结构的设计是保证CMOS电路稳定性的重要一环。
通过设计合适的ESD保护结构可以最大限度地减小ESD事件对CMOS电路的影响，从而提高电路的寿命和可靠性。
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CMOS电路中ESD保护结构的设计1 引言静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。
它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。
2 ESD的测试方法ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。
一般的商用芯片，要求能够通过2kV静电电压的HBM检测。
对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。
进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对I／O引脚会进行以下六种测试：1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空；2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空；6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS 引脚悬空。
VDD引脚只需进行(1)(2)项测试3 ESD保护原理ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。
这个低阻旁路不但要能吸收ESD电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。
这条电路通路还需要有很好的工作稳定性，能在ESD发生时陕速响应，而且还不能对芯片正常工作电路有影响。
4 CMOS电路ESD保护结构的设计根据ESD的测试方法以及ESD保护电路的原理可知，在芯片中我们需要建立六种低阻ESD电流通路，它们分别是：1) 引脚焊块(PAD)到VSS的低阻放电通路2) VSS到PAD的低阻放电通路3) PAD到VDD的低阻放电通路4) VDD到PAD的低阻放电通路5) PAD受到正向ESD放电时，PAD到PAD的通路6) PAD受到负向ESD放电时，PAD到PAD的通路7) VDD与VSS之间的电流通路。
大部分的ESD电流来自电路外部，(CMD模型除外，它是基于已带电的器件通过管脚与地接触时，发生对地放电引起器件失效而建立的)，ESD保护电路一般设计在PAD旁，输入输出(I／O，Input／Out-put)电路内部。
典型的I／O电路示意图如图2，它的工作电路由两部分组成：输出驱动(Output Driver)和输入接收器(Input Receiver)。
ESD通过PAD导入芯片内部，因此I／O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。
具体到I／O，就是与PAD相连的输出驱动和输入接收器。
根据对ESD低阻放电通路的要求，上面六条通路必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地钳位保护电路电压。
而在这两部分正常上作时，不影响电路的正常工作。
图3是加入ESD电流通路的I／O电路，在图3所列的所有器件中，HBM模式下输出驱动上的NMOS 管是最容易受损坏的。
因此下面会对输出驱动中NMOS管的ESD低阻旁路给出比较详细的介绍。
●PS模式下PAD、VSS之间的ESD低阻旁路每一个I／O引脚电路中都应建立一个PAD到VSS的ESD保护电路(图4)。
常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅(SCR)等。
由于MOS管与CMOS工艺兼容性好，我们常采用MOS管构造保护电路。
CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，如图5(a)所示。
这个寄生的晶体管开启时能吸收大量的电流。
利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS(GGNMOS，Gate Grounded NMOS)。
在正常工作情况下，NMOS横向晶体管不会导通。
当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。
一部分产生的空穴被源极吸收，其余的流过衬底。
由于衬底电阻Rsub 的存在，使衬底电压提高。
当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。
这些电子在源漏之间的电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS 管损坏。
图5(b)展示了这一过程的I-V特性，其中(Vt1，It1)为衬底和源之间的PN结正偏，横向晶体管开启时的电压电流，(Vh，Ih)为NMOS横向晶体管的钳位电压和电流，(Vt2，It2)是NMOS横向晶体管发生二次击穿时的电压和电流。
NMOS管正常工作的区域在Vop之内。
为了防止如噪音等外界影响，使NMOS在正常工作区域触发，Vop与Vh之间需要一个安全区。
Vox是NMOS管的栅氧击穿电压。
如果ESD保护器件的电压设计在安全区与栅氧击穿区之间，电流设计在It2以内，ESD保护器件就能在不损伤管子也不影响工作电路的情况下完成对电路的保护。
我们可以通过ESD钳制电路的HBM耐压值来推断ESD钳制电路器件的大概宽度。
如果CCNMOS 可通的最大电流密度是10mA／μm，则要达到2kVHBM耐压值，这个ESD钳制电路要经受1.33A 的电流(图1)，NMOS的宽度至少是133μm。
为了在较小的面积内画出大尺寸的NMOS管子，在版图中我们采用常把它而成手指型(finge-type)，把NMOS管中的单一“手指”作为一个单元，然后多次引用这个单元。
画版图时应严格遵循I／O ESD的设计规则。
为了进一步降低输出驱动上NMOS在ESD时两端的电压，可在ESD保护器什与GGNMOS之间加一个电阻(图6)。
这个电阻不能影响工作信号，因此不能太大。
画版图时可采用多晶硅(poly)电阻。
在ESD发生时，不一定每一个NMOS“手指”会一齐导通，这样ESD保护电路的有效耐压值就由开始导通的几个NMOS“手指”决定。
为了避免这种情况，提高FSD器件防护能力，可在NMOS栅极和地之间加一个电阻Rgate(图7)。
由于栅漏间寄生电容的存在，ESD瞬态正电压加在PAD上时，图7中NMOS上的栅极也会耦合一个瞬态正电压，因此NMOS上的每一个“手指”会一齐导通，不用到达Vt1就能进人寄生横向晶体管骤回崩溃区(snapback region)。
栅极电压由Rgate放电到地。
这个瞬态电压持续的时间由栅漏寄生电容和栅地电阻组成的RC时间常数决定。
栅地电阻必须足够大，保证在电路正常工作时这个栅极耦合NMOS管是关闭的。
只采用初级ESD保护，在大ESD电流时，电路内部的管子还足有可能被击穿。
如图8所示，GGNMOS 导通，理想状况下(图8a)，衬底和金属连线上都没有电阻，吸收大部分ESD电流。
实际情况是(图8 b)，GGNMOS导通，由于ESD电流很大，衬底和金属连线上电阻都不能忽略，此时GGN-MOS并不能钳位住输入接收端栅电压，因为让输入接收端栅氧化硅层的电压达到击穿电压的足GGNMOS与输入接收端衬底间的IR压降。
为避免这种情况，可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护(图8c)，用它来钳位输入接收端栅电压。
在画版图时，必须注意将二级ESD保护电路紧靠输入接收端，以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。
●NS模式下VSS，PAD之间ESD低阻旁路存ESD过程中，如果PAD对VSS负向放电，放电通路由p型衬底和每一个与PAD相连NMOS的漏极产生的寄生二极管组成，如图9所示。
此时二极管正向导通，因为二极管正向导通电压小，导通电阻小，有很高ESD防护能力，PAD对VSS的负向放电可以很容易的分布到芯片各个管脚。
●PD模式下PAD，VDD之间ESD低阻旁路在ESD过程中，如果PAD对VDD正向放电，放电通路由N阱和每一个与PAD相连PMOS的漏极产生的寄生二极管组成。
此时二极管正向导通，有很高ESD防护能力，PAD对VDD的正向放电可以很容易的分布到芯片各个管脚。
●ND模式下VDD，PAD之间ESD低阻旁路在ESD过程中，如果PAD对VDD负向放电，放电通路如图10。
PAD对VDD负向放电通路由PMOS 横向寄生晶体管组成。
电路原理和结构与PS模式下PAD到VSS的电路类似。
●VDD，VSS之间ESD低阻旁路VDD，VSS的PAD上也可能发生ESD事件，因此也需要有ESD保护。
在ESD过程中，如果VDD对VSS正向放电，基本的VDD到VSS的保护电路结构是在VDD和VSS 之间加一个大尺寸的GGNMOS(如图11)。
为了提高VDD到VSS之间保护电路的效率，减小电源线问寄生电阻电容对其ESD保护性能的影响，可将这个保护电路复制多份，分布到芯片中去。
在ESD过程中，如果VDD对VSS反向放电，ESD电流通过P衬底和N阱形成的二极管被旁路掉，此时这个寄生二极管正向导通，所以它的ESD保护能力强。
●PAD，PAD之间ESD低阻旁路在PAD到PAD的电流通路中，ESD电流经输入端的ESD保护器件流入电源线，再通过电源线流经各个输出端的ESD保护器件到地。
5 综述ESD保护电路不是单一芯片引脚的问题，它要从整个芯片全盘考虑。
芯片里每一个I／O电路中都需要建立相应ESD保护电路，ESD保护电路在版图中要画在PAD旁。
VDD到VSS之间也需要ESD 保护电路，VDD到VSS之间的。
ESD保护电路在芯片中要能多次引用。
每一个有输入接收端的I／O电路上应加二级ESD保护，二级ESD保护电路在版图中要尽量靠近输入接收端。
电源线用于吸收ESD电流，在版图中尽量画宽，减小电源线上的电阻。