CMOS 电路中ESD 保护结构的设计
CMOS电路中ESD保护结构的设计作者 王大睿上海交通大学 微电子工程系摘 要：本文研究了在CMOS 工艺中I/O 电路的 ESD保护结构设计以及相关版图的要求，其中重点讨论了PAD到VSS电流通路的建立。
关键词：ESD保护电路，ESD设计窗口，ESD 电流通路Construction Strategy of ESD Protection Circuit Abstract：The principles used to construct ESD protection on circuits and the basic concept ions of ESD protection design are presented.Key words：ESD protection/On circuit, ESD design window, ESD current path1引言静电放电（ESD，Electrostatic Discharge）给电子器件环境会带来破坏性的后果。
它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展，互补金属氧化物半导体（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不断缩小，金属氧化物半导体(MOS, Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。
2ESD的测试方法ESD模型常见的有三种，人体模型（HBM ，Human Body Model)、充电器件模型(CDM，Charge Device Model)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。
一般的商用芯片，要求能够通过2kV静电电压的HBM检测。
对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。
图1人体模式(HBM)的等效电路。
人体的等效电阻为1.5kΩ。
进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对I/O引脚会进行以下六种测试：1）PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空；2）N S模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；3）P D模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；4）N D模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；5）引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空；6）引脚对引脚反向模式：引脚施加负的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。
VDD引脚只需进行(1)(2)项测试3ESD保护原理ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。
这个低阻旁路不但要能吸收ESD电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。
这条电路通路还需要有很好的工作稳定性，能在ESD发生时快速响应，而且还不能对芯片正常工作电路有影响。
4CMOS电路ESD保护结构的设计根据ESD的测试方法以及ESD保护电路的原理可知，在芯片中我们需要建立六种低阻ESD电流通路，它们分别是：1)引脚焊块（PAD）到VSS的低阻放电通路2)VSS到PAD的低阻放电通路3)PAD到VDD的低阻放电通路4)VDD到PAD的低阻放电通路5)PAD受到正向ESD放电时，PAD到PAD的通路6)PAD受到负向ESD放电时，PAD到PAD的通路7)VDD与VSS之间的电流通路大部分的ESD电流来自电路外部，（CMD模型除外，它是基于已带电的器件通过管脚与地接触时，发生对地放电引起器件失效而建立的），ESD保护电路一般设计在PAD旁，输入输出（I/O, Input/Output）电路内部。
典型的I/O电路示意图（如图2），它的工作电路由两部分组成输出驱动（Output Driver）和输入接收器（Input Receiver）. ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD 的影响。
具体到I/O，就是与PAD相连的输出驱动和输入接收器。
根据对ESD低阻放电通路的要求，上面六条通路必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地钳位保护电路电压。
而在这两部分正常工作时，不影响电路的正常工作。
图2典型的I/O电路示意图输出驱动图3是加入ESD 电流通路的I/O 电路，在图3所列的所有器件中，HBM 模式下 输出驱动上的N 型MOS 管（NMOS）是最容易受损坏的。
因此下面会对输出驱动中NMOS 管的ESD 低阻旁路给出比较详细的介绍。
z PS 模式下PAD, VSS 之间的ESD 低阻旁路每一个I/O 引脚电路中都应建立一个PAD 到VSS 的ESD 保护电路（图4）。
(a)图4 PAD对VSS反向ESD放电时的电流通路.常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅（SCR）等。
由于MOS管与CMOS工艺兼容性好，我们常采用MOS管构造保护电路。
CMOS 工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底–漏极)晶体管，如图5(a)所示V(b)这个寄生的晶体管开启时能吸收大量的电流。
利用这一现象可在较小面积内设计出较高NMOS（GGNMOS，Gate当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。
一部分产生的空穴被源极吸收，其余的流过衬底。
由于衬底电阻PN 结正偏时，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管损坏。
图5（b）展示了这一过程的I-V特性，其中（Vt1，It1）为衬底和源之间的PN结正偏，横向晶体管开启时的电压电流，（Vh，Ih）为NMOS横向晶体管的钳位电压和电流，（Vt2，It2）是NMOS横向晶体管发生二次击穿时的电压和电流。
NMOS管正常工作的区域在Vop之内。
为了防止如噪音等外界影响使NMOS在正常工作区域触发，Vop与Vh之间需要一个安全区。
Vox是NMOS管的栅氧击穿电压 .如果ESD保护器件的电压设计在安全区与栅氧击穿区之间，电流设计在It2以内。
ESD保护器件就能在不损伤管子也不影响工作电路的情况下完成对电路的保护我们可以通过ESD钳制电路的HBM耐压值来推断ESD钳制电路器件的大概宽度。
如果GGNMOS可通的最大电流密度是10mA/μm, 则要达到2kv HBM耐压值 这个ESD钳制电路要经受1.33A的电流（图1），NMOS的宽度至少是133μm。
为了在较小的面积内画出大尺寸的NMOS管子，在版图中我们采用常把它画成手指狀(finger-type)，把NMOS管中的单一“手指”作为一个单元，然后多次引用这个单元。
画版图时应严格遵循I/O ESD的设计规则.为了进一步降低输出驱动上NMOS在ESD时两端的电压，可在ESD保护器件与GGNMOS之间加一个电阻(图6)。
这个电阻不能影响工作信号，因此不能太大。
画版图时可采用多晶硅（poly）电阻。
(a)在ESD发生时,不一定每一个NMOS“手指”会一齐导通,这样ESD保护电路的有效耐压值就由开始导通的几个NMOS“手指”决定。
为了避免这种情况，提高ESD器件防护能力可在NMOS栅极和地之间加一个电阻Rgate（图7）。
由于栅漏间寄生电容的存在，ESD瞬态正电压加在PAD上时，图7中NMOS上的栅极也会耦合一个瞬态正电压，因此NMOS上的每一个“手指”会一齐导通, 不用到达Vt1就能进入寄生横向晶体管骤回崩溃区(snapback region). 栅极电压由Rgate放电到地. 这个瞬态电压持续的时间由栅漏寄生电容和栅地电阻组成的RC时间常数决定。
栅地电阻必须足够大,保证在电路正常工作时这个栅极耦合NMOS管是关闭的。
图7 a）在输出驱动NMOS管栅地间加上电阻b）栅地加电阻后，ESD时的等效电路图，Cdg为NMOS管栅漏间的寄生电容只采用初级ESD保护，在大ESD电流时，电路内部的管子还是有可能被击穿。
如图8所示，GGNMOS导通，理想状况下（图8ａ），衬底和金属连线上都没有电阻，吸收大部分ESD电流。
实际情况是（图8ｂ），GGNMOS导通，由于ESD电流很大，衬底和金属连线上电阻都不能忽略，此时GGNMOS并不能钳位住输入接收端栅电压，因为让输入接收端氧化栅的电压达到击穿电压的是GGNMOS与输入接收端衬底间的IR压降。
为避免这种情况可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护（图8c），用它来钳位输入接收端栅电压。
在画版图时，必须注意将 二级ESD保护电路紧靠输入接收端，以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。
z NS模式下VSS，PAD之间ESD低阻旁路在ESD过程中，如果PAD对VSS负向放电，放电通路由p型衬底和每一个与PAD 相连NMOS的漏极产生的寄生二极管组成（图9）所示。
此时二极管正向导通，因为二极管正向导通电压小，导通电阻小，有很高ESD防护能力，PAD对VSS的负向放电可以很容易的分布到芯片各个管脚。
图9 PAD对VSS反向ESD放电时的电流通路z PD模式下PAD，VDD之间ESD低阻旁路在ESD过程中，如果PAD对VDD正向放电,放电通路由N阱和每一个与PAD相连PMOS的漏极产生的寄生二极管组成。
此时二极管正向导通，有很高ESD防护能力，PAD 对VDD的正向放电可以很容易的分布到芯片各个管脚。
z ND模式下VDD，PAD之间ESD低阻旁路在ESD过程中，如果PAD对VDD负向放电，放电通路如图10。
PAD对VDD负向放电通路由PMOS横向寄生晶体管组成。
电路原理和结构与PS模式下PAD到VSS的电路类似。
输出驱动图10 PAD对VDD反向放电电流通路z VDD，VSS之间ESD低阻旁路VDD，VSS的PAD上也可能发生ESD事件，因此也需要有ESD保护。
在ESD过程中，如果VDD对VSS正向放电，基本的VDD到VSS的保护电路结构是在VDD和VSS之间加一个大尺寸的GGNMOS（如图11）。
为了提高VDD到VSS之间保护电路的效率，减小电源线间寄生电阻电容对其ESD保护性能的影响，可将这个保护电路复制多份，分布到芯片中去。
CMOS片上电源总线ESD保护结构设计_王怡飞
CMOS 片上电源总线ESD 保护结构设计王怡飞,胡新伟,郭立(中国科学技术大学电子科学与技术系,合肥230027)摘要:随着集成电路制造技术的高速发展,特征尺寸越来越小,静电放电对器件可靠性的危害也日益增大,E SD 保护电路设计已经成为IC 设计中的一个重要部分。
讨论了三种常见的CMOS 集成电路电源总线E SD 保护结构,分析了其电路结构、工作原理和存在的问题,进而提出了一种改进的ESD 保护电源总线拓扑结构。
运用HSPICE 仿真验证了该结构的正确性,并在一款自主芯片中实际使用,ESD 测试通过±3000V 。
关键词:静电放电;电源总线;保护电路中图分类号:TN402;TN403 文献标识码:A 文章编号:1003-353X (2008)06-0524-03Power Bus ESD Protection Structure Design in CMOS ICWang Yifei ,Hu Xinwei ,Guo Li(Dept .o f Electronic Science and Technolo gy ,USTC ,Hefei 23007,China )A bstract :With the development of VLSI process ,the character dimension is getting smaller and smaller while the damage of electrostatic discharge is markedly incr easing in the MOS device reliability ,ESD pr otection circuit becomes an important part of IC design .Three common power bus ESD protection structures in C MOS IC were discussed ,the circuit structure and working theories wer e analyzed ,an improved power bus ESD protection structure was put for ward .The simulation result with HSPI CE proves its correction and the structure is used in an independence chip ,which has passed ±3000V E SD tests .Key words :E SD ;power bus ;protection circuit EEAC C :2570D ;0170N图1 IC 失效原因统计Fig .1 Distribution of failure modes in ICs0 引言随着IC 特征尺寸的日益缩小和集成规模的飞速提高,静电放电(E SD ,electrostatic discharge )保护电路的设计已经成为集成电路可靠性设计中的一个重要环节。
esd保护电路
CMOS电路中ESD保护结构的设计上海交通大学微电子工程系王大睿1 引言静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。
它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。
2 ESD的测试方法ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。
一般的商用芯片，要求能够通过2kV静电电压的HBM检测。
对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。
，所以对I／O引脚会进行以下六种测试：1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空；2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空；6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。
VDD引脚只需进行(1)(2)项测试3 ESD保护原理ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。
MOS芯片的ESD保护电路设计
MOS芯片的ESD保护电路设计ESD（Electrostatic Discharge）保护电路是在MOS芯片设计中非常重要的一部分，其主要作用是保护芯片免受静电放电和其他电压干扰引起的损坏。
在设计ESD保护电路时，需要考虑静电放电的强度、放电路径、放电时间以及芯片的特性。
本文将详细介绍MOS芯片的ESD保护电路设计。
首先，设计ESD保护电路需要了解芯片的工作电压范围和工作环境。
这些参数将决定所需的ESD保护等级和保护电路的设计方案。
通常，ESD保护电路需要满足以下几个基本要求：1.渠道长度匹配：ESD保护电路通常需要使用多个MOS管来承受ESD电流。
为了提高保护效果，这些MOS管的渠道长度应该尽量相等，以保证它们可以均匀分担ESD电流。
在设计过程中，可以采用各种技术来实现渠道长度匹配，例如采用仿射布局或者通过电路设计巧妙应用。
2.延迟时间：ESD保护电路需要尽快响应ESD事件，并将电压降低到安全的范围内。
因此，保护电路的响应时间应该尽量短，以确保芯片能够在ESD事件发生时快速响应，避免损坏。
延迟时间通常可以通过选择合适的电阻和电容参数来调整。
3.低电压降：在ESD事件中，保护电路需要将电压降低到芯片所能接受的安全范围内，以避免芯片受损。
为了实现低电压降，通常会采用多级级联的保护结构，通过分级响应来降低电压。
此外，选择合适的电阻和电容参数也可以帮助减小电压降。
4.高可靠性：ESD保护电路需要能够经受多次击打，无损耗或自愈。
因此，在设计中需要使用具有较高可靠性的器件和元件。
例如，可以采用具有低漏电流和高耐压能力的二极管、MOSFET等元件。
在具体的ESD保护电路设计中，常用的保护结构包括二极管保护、级联保护和母线保护等。
例如，二极管保护方法主要通过将二极管连接在输入和输出之间来分散ESD放电能量，以提供保护。
级联保护方法则通过将多个保护器件级联并设置适当的门控电压来提高保护效果。
除了以上核心的保护电路设计，还可以采取一些其他的措施来增强芯片的ESD保护能力。
0.5um CMOSI艺下GCNMOSESD保护电路设计
ＥＤ Ｓ 设计 的难 点和 重 点 ，本文 主要 针 对Ｃ ＯＩ 艺 下实现 高 效 的ＥＤ ＭＳ Ｓ 电路 结构 以及版 图优 化进行 研究 。 ． 。 １Ｎ Ｍ０ＳＥ Ｄ保护 电路分 析 Ｓ ＥＤ 护 电路 的设计 目的就是 要避 免工 作 电路成 为Ｅ Ｄ Ｓ保 Ｓ 的放 电通 路而遭 到损 害 ，保 证在 任 意两 芯 片 引脚 之 间发 生 的Ｅ Ｄ Ｓ ， 有适 合 的低 阻旁 路将 都 ＥＤ Ｓ 电流 引入 电源 线 。这 个低 阻旁 路 不但 要能 吸 收ＥＤ Ｓ 电流 ，还要 能 箝位 工 作 电路 的电压 ， 防止工 作 电路 由于 电压 过载 而受 损 。这 条 电路通 路还 需 要 有 很好 的工作 稳定 性 ，能在Ｅ Ｄ Ｓ 发生 时快速 响应 ，而 且还不 能对 芯片 正常 工
作 电路 有影 响。
图２ Ｇ Ｎ Ｏ ａ ｏ ｔ Ｇ Ｍ Ｓ Ｌ ｙ ｕ
『Ｏ Ｉ ／
Ｐ Ｄ Ａ
在Ｃ Ｏ标 准工 艺 中 ，当前应 用最 广泛 的是 采 用Ｎ ＭＳ 沟道 和Ｐ 沟道 Ｍ ＳＥ作 ＯＦ Ｔ 为 保护 器件 ，其结 构是 栅极 接地 （ 图１ ，称 为ＧＮ Ｏ 结构 。 当在 Ｉ０ 如 ） Ｇ ＭＳ ／端 出现正 ＥＤ Ｓ 脉冲 时 ，漏 极Ｐ 结反 偏 ，直到 发 生击 穿为 止 。所 产生 的空 穴 电 阱
摘
要 ： 分析Ｇ Ｎ Ｏ 的特 点和工作机理 ，设计一种基 于ｃ Ｍ ． ｕ Ｐ Ｍ ｃ ０ 工 艺下改进 的Ｅ Ｄ ｃ Ｍｓ ｓｃ０ Ｓｍ２３ Ｍ ｓ ｓ 保护 电路 ，并对版 图设计进 行了优化 。测试 结果表明 ，芯片 的
ESD保护版图设计
摘要静电放电(简写为ESD)是集成电路(简写为IC)在制造、运输、以及使用过程中经常发生并导致IC芯片损坏或失效的重要原因之一。
工业调查表明大约有40％的IC失效与ESD/EOS(过强的电应力)有关。
因此，为了获得性能更好更可靠的IC芯片，对ESD开展专门研究并找到控制方法是十分必要的。
随着芯片尺寸的持续缩小，ESD问题表现得更加突出，已成为新一代集成电路芯片在制造和应用过程中需要重视并着力解决的一个重要问题。
论文论述了CMOS集成电路ESD 保护的必要性，研究了在CMOS电路中ESD 保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD 保护结构的设计要求。
论文所做的研究工作和取得的结果完全基于GGNMOS的器件物理分析，是在器件物理层次上研究ESD问题的有益尝试；相对于电路层次上的分析结果，这里的结果更加准确和可靠，可望为GGNMOS ESD保护器件的设计和制造提供重要参考。
关键词：静电放电(ESD)；接地栅NMOS；保护器件；电源和地AbstractThe electrostatic discharge (ESD) is integrated circuit (IC) in manufacturing, transportation, and use process occurs frequently and cause IC chips damage or failure of one of the important reasons. Industrial survey shows that about 40 percent of IC failure and ESD/EOS (overpowered electrical stress) relevant. Therefore, in order to obtain better performance more reliable IC chips, to carry out special research and find the ESD control method is very necessary. Along with the continuous narrowing, chip size behaved more prominent ESD problems, has become a new generation of integrated circuit chip in the manufacture and application process needed to pay attention to and addressing an important question.This paper discusses the CMOS integrated circuit, the necessity of ESD protection in CMOS circuit was studied in the structure of ESD protection design principle, analyzes the structure on the map the relevant requirements, especially discussed in the I/O circuit ESD protection structure design requirements.Keywords:Electrostatic Discharge, GND gate NMOS, Protected Device, Power and Ground目录摘要 (1)Abstract (2)第1章绪论 (4)1.1 集成电路的发展状况 (4)1.1.1 集成度的提高 (4)1.1.2 摩尔定律 (4)1.2 集成电路中的ESD保护 (5)1.2.1 为何出现ESD (5)1.2.2 ESD保护的必要性 (5)第2章关于版图设计与版图设计环境的介绍 (7)2.1 集成电路版图设计 (7)2.2 版图结构 (7)2.3 版图设计流程与方法 (8)2.4 版图设计环境 (8)2.4.1 Technology file 与Display Resource File 的建立 (9)2.4.2 Virtuoso工具的使用 (9)第3章CMOS电路的ESD保护结构版图设计 (13)3.1 CMOS电路中ESD测试 (13)3.2 ESD保护原理 (14)3.3 CMOS电路ESD保护结构的设计 (14)3.3.1 CMOS电路ESD保护器件 (15)3.4 CMOS电路ESD保护结构的版图设计 (16)3.4.1 版图设计原则 (16)3.4.2 ESD保护结构版图设计 (17)第4章结束语 (18)参考文献 (19)致谢 (20)第1章绪论1.1 集成电路的发展状况1.1.1 集成度的提高真正导致数字集成电路技术发生革命性变化的是半导体存储器和微处理器的引入。
CMOS集成电路ESD保护技术研究
CMOS集成电路ESD保护技术研究董培培;张海涛【摘要】介绍了 ESD 保护原理、测试方法及典型的 ESD 保护电路，针对2000V 的 HBM模型ESD 保护指标要求，采用 CSMC 0．5μm 25V（VGS）／25V （VDS）DPTM工艺模型和 GGMOS 器件进行了全芯片的 ESD 保护电路设计，并对 ESD 保护管的输出驱动级做了探索，在保证输出级 ESD 保护能力的同时，提高了输出端口的带负载能力。
鉴于 ESD 保护结构工艺移植性较差，保护性能与工艺密切相关的特点，结合具体版图设计实践，总结了 ESD 保护结构版图设计的通用原则。
这些原则旨在提高 ESD 保护结构的抗静电能力或提高 ESD 保护器件的工作可靠性，与具体的实现工艺无关。
流片后的 ESD 实验表明，设计的 ESD 保护结构可以承受2000V HBMESD 攻击。
%The principles,measurement methods and typical circuits of ESD Protection are introduced in this ing CSMC 0.5μm 25V(VGS)/25V(VDS)DPTMProcess and GGMOS devices,the ESD protection circuits of the whole chip are designed to achieve 2000V HBMESD protection ability,and output driver designed with ESD protection FETs is explored to raise the driving ability of output pin while keeping the ESD protection ability.Because technology portability of ESD protection circuits is bad and ESD protection ability is highly related with technology,combined with layout design practice,the general principles of ESD layout design are presented.The principles,regardless of technology,aim at raising the protection ability or reliability of ESD protection structure.The ESD experiment of the fabricated chip shows that the designed ESD protection structure can endure 2000V HBMESD attack.【期刊名称】《微处理机》【年(卷),期】2016(037)005【总页数】4页(P9-12)【关键词】ESD保护;GGMOS 器件;电路设计;版图设计;通用原则;工作可靠性【作者】董培培;张海涛【作者单位】中国电子科技集团公司第四十七研究所，沈阳 110032;中国人民解放军 95979 部队，辽宁，沈阳 110045【正文语种】中文【中图分类】TN4随着电路设计和制造工艺水平的发展，CMOS集成电路工艺尺寸不断缩小，单芯片集成度不断变大，且电路结构越来越复杂，极大提高了集成电路的性价比。
CMOS芯片的ESD保护电路设计
随着CMOS集成电路产业的高速发展，越来越多的CMOS芯片应用在各种电子产品中，但在电子产品系统的设计过程中，随着CMOS工艺尺寸越求越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。
但是，随着工艺的进步和尺寸的减小，静电释放(ESD)，Elecyro Static Discharge)问题变得日益严峻。
据统计，在集成电路设计中大约40%的失效电路是ESD问题造成的。
MOS晶体管是绝缘栅器件，栅极通过薄氧化层和其他电极之间绝缘。
如果栅氧化层有较大的电压，会造成氧化层击穿，使器件永久破坏。
随着器件尺寸减少，栅氧化层不断减薄，氧化层能承受的电压也不断下降，引起氧化层本征击穿的电场强度约为1 X 107V/cm。
如栅氧化层厚度是50 nm 则可承受的最大电压约50 V，当栅氧化层厚度减少到5 nm，则所能承受的最大电压约为5 V。
因此外界的噪声电压容易引起栅击穿。
特别是外界各种杂散电荷会在栅极上积累，由于MOS 晶体管的栅电容很小，只要少量的电荷就能形成很大的等效栅压，引起器件和电路失效，这就是ESD 问题。
例如，人体所带的静电荷可产生高达几kV的电压，在80%的湿度情况下，人走过化纤地毯可能产生1.5 kV静电压。
ESD对CMOS集成电路的损伤，不仅会引起MOS器件栅击穿，还可能诱发电路内部发生闩锁效畸应。
另外，静电释放产生的瞬时大电流可能造成芯片局部发热，损害器件和电路。
在一般的条件下，ESD不会导致器件即时失效，它往往潜伏在集成电路器件中，这种存在有潜在缺陷的器件在使用时容易失效。
特别是在深亚微米CMOS工艺中，由于溥栅氧化层的击穿电压较低，必须加入有效的在片ESD保护电路以箝位加到内部电路栅氧化层上的过充电压。
1 ESD放电模式与设计方案电路的输入或输出端与电源和地之间的ESD应力有4种模式在集成电路中和外界相连的输入、输出端子比内部器什更容易受到ESD损伤。
GGNMOS(grounded-gate NMOS)ESD保护结构原理说明
IC设计小镇:收集整理GGNMOS（grounded-gate NMOS）ESD保护结构原理说明在早期的ESD 保护方案中，这种反接在电源间的diode 结构被广泛应用。
正向连接的diode 可以更好的处理大电流传输，但由于其较低的正向启动点压（6.5V），这样就限制了其在较高电源电平的电路中的应用。
多极串联diode（正向或者反向）可以解决这个问题，但是，同时由于其阻抗的增加减弱了其电流处理能力。
用大尺寸的diode 提高ESD 保护性能的同时会产生更多的寄生效应。
目前I/O 中还添加了应用广泛的ggNMOS（grounded-gate NMOS）ESD 保护结构，Drain 端接至PAD，Gate 端接至电源地。
ESD 保护利用其寄生的NPN三极管，形成一个低阻抗的放电通路，以此来保护IC 的内部电路。
如下图所示GGNMOS静电保护的工作原理GGNMOS 的剖面结构如下当PAD 端聚集大量的负电荷时，通过Drain 端与P-substrate 之间的PN 结，IC设计小镇:收集整理电荷由 B 端泻放到GND。
当PAD 端聚集大量的正电荷时，利用的是寄生的三极管。
寄生三极管的启动原理如下说明。
1、大量的正电荷聚集在Drain 端，一定的正电荷通过Drain 和P-substrate之间反偏的PN 结转移至Psubstrate，这部分正电荷聚集到同为P 型材料的 B 端，转移到GND。
如下图所示2、3、聚集到 B 端的正电荷，使得与Source 端的PN 结导通，由此导通寄生的三极管。
如下图所示寄生的三极管被打开，大量的正电荷通过Gate 下面的区域迅速由Drain 端转移到Source 端。
聚集的正电荷得以快速的泻放到地。
如下图所示在GGNMOS 结构的ESD 保护中，器件的的不均匀性将影响到其性能，在layoutIC设计小镇:收集整理的时候需要充分考虑到这个问题，同时可对器件进行改进，增加Drain 端的宽度，在电路中相当于添加小电阻，减小电流，提高其均匀性。
ESD保护结构设计
ESD保护结构设计静电放电会给电子器件带来破坏性的后果,它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展,CMOS电路的特征尺寸不断缩小,管子的栅氧厚度越来越薄,芯片的面积规模越来越大,MOS管能承受的电流和电压也越来越小,而外围的使用环境并未改变,因此要进一步优化电路的抗ESD性能,如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。
ESD保护原理ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害,保证在任意两芯片引脚之间发生的ESD,都有适合的低阻旁路将ESD电流引入电源线。
这个低阻旁路不但要能吸收ESD电流,还要能箝位工作电路的电压,防止工作电路由于电压过载而受损。
在电路正常工作时,抗静电结构是不工作的,这使ESD保护电路还需要有很好的工作稳定性,能在ESD发生时快速响应,在保护电路的同时,抗静电结构自身不能被损坏,抗静电结构的负作用(例如输入延迟)必须在可以接受的范围内,并防止抗静电结构发生闩锁。
CMOS电路ESD保护结构的设计大部分的ESD电流来自电路外部,因此ESD保护电路一般设计在PAD 旁,I/O电路内部。
典型的I/O电路由输出驱动和输入接收器两部分组成。
ESD通过PAD导入芯片内部,因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路,将ESD电流引入电压线,再由电压线分布到芯片各个管脚,降低ESD的影响。
具体到I/O电路,就是与PAD相连的输出驱动和输入接收器,必须保证在ESD发生时,形成与保护电路并行的低阻通路,旁路ESD电流,且能立即有效地箝位保护电路电压。
而在这两部分正常工作时,不影响电路的正常工作。
常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。
由于MOS管与CMOS 工艺兼容性好,因此常采用MOS管构造保护电路。
CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管,这个寄生的晶体管开启时能吸收大量的电流。
cmos电路中esd保护结构的设计
cmos电路中esd保护结构的设计CMOS电路被广泛运用于各种数字和模拟电路中。
然而，由于ESD（静电放电）事件的影响，CMOS电路仍然面临着破坏的风险。
因此，保护CMOS电路免受ESD的影响是非常重要的。
本文将讨论ESD保护结构的设计。
1. ESD基础知识ESD是指在接触、分离或摩擦两个带电物体时，由于静电作用而产生的瞬时放电现象。
在CMOS电路中，ESD事件可能破坏器件的PN结、栅极氧化层和金属线等。
2. ESD保护结构的形成ESD保护结构的设计基于两个原则：首先，防止ESD电荷积聚，并尽快将电荷从器件移走。
其次，减小ESD电荷得以穿透器件的功率密度。
为了满足这两个原则，ESD保护结构通常由以下四个组成部分组成：(1) ESD灵敏结构：ESD电荷积累在这个结构中，以便快速释放。
(2) 过压保护结构：当CMOS电路受到过高供电电压的打击时，过压保护结构会将电荷从器件中移走。
(3) 电感结构：电感结构可以提高ESD耐压强度，并防止ESD电荷在CMOS电路中传播。
(4) 负载结构：负载结构用于吸收ESD放电产生的能量。
3. ESD保护结构的实现ESD保护结构的实现可以通过以下方式：(1) 使用二极管结构：这种结构使用单极或双极二极管，以将ESD电荷移走。
(2) 使用MOSFET结构：这种结构使用N型或P型MOSFET，以将ESD电荷移走。
(3) 使用双向瞬态抑制器（TVS）：这种结构是一种二极管并联的瞬态抑制器，能够快速移走ESD电荷。
(4) 使用正弦脉冲阻抗（SPI）：这种结构是一种多级阻抗网络，可以提高ESD耐压能力。
4. 结论ESD保护结构的设计是保证CMOS电路稳定性的重要一环。
通过设计合适的ESD保护结构可以最大限度地减小ESD事件对CMOS电路的影响，从而提高电路的寿命和可靠性。