ESD保护电路概况及其电路设计
ESD(静电放电)及ESD保护电路的设计
什么是ESD（静电放电）及ESD保护电路的设计学习资料2008-12-09 08:27:57 阅读592 评论1 字号：大中小订阅来源：电子系统设计静电放电(E SD，electrostatic discharge )是在电子装配中电路板与元件损害的一个熟悉而低估的根源。
它影响每一个制造商，无任其大小。
虽然许多人认为他们是在E SD安全的环境中生产产品，但事实上，E SD有关的损害继续给世界的电子制造工业带来每年数十亿美元的代价。
E SD究竟是什么？静电放电(E SD)定义为，给或者从原先已经有静电(固定的)的电荷(电子不足或过剩)放电(电子流)。
电荷在两种条件下是稳定的：当它“陷入”导电性的但是电气绝缘的物体上，如，有塑料柄的金属的螺丝起子。
当它居留在绝缘表面(如塑料)，不能在上面流动时。
可是，如果带有足够高电荷的电气绝缘的导体(螺丝起子)靠近有相反电势的集成电路(IC)时，电荷“跨接”，引起静电放电(E SD)。
E SD以极高的强度很迅速地发生，通常将产生足够的热量熔化半导体芯片的内部电路，在电子显微镜下外表象向外吹出的小子弹孔，引起即时的和不可逆转的损坏。
更加严重的是，这种危害只有十分之一的情况坏到引起在最后测试的整个元件失效。
其它90%的情况，E SD 损坏只引起部分的降级- 意味着损坏的元件可毫无察觉地通过最后测试，而只在发货到顾客之后出现过早的现场失效。
其结果是最损声誉的，对一个制造商纠正任何制造缺陷最付代价的地方。
可是，控制E SD的主要困难是，它是不可见的，但又能达到损坏电子元件的地步。
产生可以听见“嘀哒”一声的放电需要累积大约2000伏的相当较大的电荷，而3000伏可以感觉小的电击，5000伏可以看见火花。
例如，诸如互补金属氧化物半导体(CMOS, complementary metal oxide semiconductor)或电气可编程只读内存(E PROM, electricall programmable read-only memory)这些常见元件，可分别被只有250伏和100伏的E SD电势差所破坏，而越来越多的敏感的现代元件，包括奔腾处理器，只要5伏就可毁掉。
CMOS电路ESD保护结构设计
图1 常见ESD的保护结构和等效电路。
在画版图时，必须注意将二级ESD保护电路紧靠输入接收端，以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。为了在较小的面积内画出大尺寸的NMOS管子，在版图中常把它画成手指型，画版图时应严格遵循I/O ESD 的设计规则。
如果PAD仅作为输出，保护电阻和栅短接地的NMOS就不需要了， 其输出级大尺寸的PMOS和NMOS器件本身便可充当ESD防护器件来用，一般输出级都有双保护环，这样可以防止发生闩锁。
在正常工作情况下， NMOS横向晶体管不会导通。当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收，其余的流过衬底。由于衬底电阻Rsub的存在，使衬底电压提高。当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。这些电子在源漏之间电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n- p - n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管损坏。
4 结束语
ESD保护设计随着CMOS工艺水平的提高而越来越困难， ESD保护已经不单是输入脚或输出脚的ESD保护设计问题，而是全芯片的静电防护问题。
芯片里每一个I/O 电路中都需要建立相应的ESD保护电路，此外还要从整个芯片全盘考虑，采用整片(whole - chip)防护结构是一个好的选择，也能节省I/O PAD上ESD元件的面积。
一般只要有了上述的大致原则，在与芯片面积折中的考虑下，一般亚微米CMOS电路的抗ESD电压可达到2500V以上，已经可以满足商用民品电路设计的ESD可靠性要求。
对于深亚微米超大规模CMOS IC的ESD结构设计，常规的ESD保护结构通常不再使用了，通常大多是深亚微米工艺的Foundry生产线都有自己外围标准的ESD结构提供，有严格标准的ESD结构设计规则等，设计师只需调用其结构就可以了，这可使芯片设计师把更多精力放在电路本身的功能、性能等方面的设计。
esd保护电路
CMOS电路中ESD保护结构的设计上海交通大学微电子工程系王大睿1 引言静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。
它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。
2 ESD的测试方法ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。
一般的商用芯片，要求能够通过2kV静电电压的HBM检测。
对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。
，所以对I／O引脚会进行以下六种测试：1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空；2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空；6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。
VDD引脚只需进行(1)(2)项测试3 ESD保护原理ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。
esd保护电路原理
esd保护电路原理
ESD（静电放电）保护电路是一种用于防止静电放电对电子设备造成损害的电路。
其原理可以通过以下步骤来解释：
1.静电感应：当静电靠近电子设备时，会在设备的外壳和内部电
路中感应出相反的电荷。
2.静电放电：当静电电荷累积到一定程度时，会通过空气或接地
线等途径发生静电放电。
3.ESD保护电路工作：ESD保护电路会在静电放电发生时，迅速将
静电电流引入大地或其他安全的放电途径，以避免静电对设备
内部电路造成损害。
4.保护机制：ESD保护电路通常采用并联的方式连接到电路中，以
防止静电放电电流流过电路中的其他元件，从而保护内部电路
免受静电的损害。
ESD保护电路通常由以下元件组成：
1.放电管：放电管是一种能够承受高电压、大电流的二极管，用
于吸收静电放电产生的电能。
2.电阻：电阻用于限制放电管的电流，避免电流过大对电路造成
损害。
3.电容：电容用于滤除电源噪声，以避免静电放电对电路造成干
扰。
4.二极管：二极管用于防止静电放电电流反向流入电路，保护内
部电路不受损害。
综合来看，ESD保护电路通过并联连接的方式，实现对电路的保护，同时通过放电管、电阻、电容等元件的组合，实现对静电的有效吸收和滤除。
PCB板“ESD保护电路设计”
PCB板“ESD保护电路设计”来自人体、环境甚至电子设备内部的静电对于精密的半导体芯片会造成各种损伤,例如穿透元器件内部薄的绝缘层;损毁MOSFET和CMOS元器件的栅极;CMOS器件中的触发器锁死;短路反偏的PN结;短路正向偏置的PN结;熔化有源器件内部的焊接线或铝线。
为了消除静电释放(ESD)对电子设备的干扰和破坏,需要采取多种技术手段进行防范。
在PCB板的设计当中,可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。
在设计过程中,通过预测可以将绝大多数设计修改仅限于增减元器件。
通过调整PCB布局布线,能够很好地防范ESD。
以下是一些常见的防范措施。
几种典型的通用ESD保护电路分享个人的ESD保护9大措施最近在做电子产品的ESD测试，从不同的产品的测试结果发现，这个ESD是一项很重要的测试：如果电路板设计的不好，当引入静电后，会引起产品的死机甚至是元器件的损坏。
以前只注意到ESD会损坏元器件，没有想到，对于电子产品也要引起足够的重视。
ESD，也就是我们常说的静电释放(Electro-Static discharge)。
从学习过的知识中可以知道，静电是一种自然现象，通常通过接触、摩擦、电器间感应等方式产生，其特点是长时间积聚、高电压(可以产生几千伏甚至上万伏的静电)、低电量、小电流和作用时间短的特点。
对于电子产品来说，如果ESD设计没有设计好，常常造成电子电器产品运行不稳定，甚至损坏。
在做ESD放电测试时通常采用两种方法：接触放电和空气放电。
接触放电就是直接对待测设备进行放电;空气放电也称为间接放电，是强磁场对邻近电流环路耦合产生。
这两种测试的测试电压一般为2KV-8KV，同地区要求不一样，因此在设计之前，先要弄清楚产品针对的市场。
以上两种情况是针对人体在接触到电子产品时，因人体带电或其他原因引起电子产品不能工作而进行的基本测试。
全球各地的湿度情况不一样，但是同时在一个地区，若空气湿度不一样，产生的静电也不相同。
mcu芯片内典型的esd保护电路
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MOS芯片的ESD保护电路设计
MOS芯片的ESD保护电路设计ESD（Electrostatic Discharge）保护电路是在MOS芯片设计中非常重要的一部分，其主要作用是保护芯片免受静电放电和其他电压干扰引起的损坏。
在设计ESD保护电路时，需要考虑静电放电的强度、放电路径、放电时间以及芯片的特性。
本文将详细介绍MOS芯片的ESD保护电路设计。
首先，设计ESD保护电路需要了解芯片的工作电压范围和工作环境。
这些参数将决定所需的ESD保护等级和保护电路的设计方案。
通常，ESD保护电路需要满足以下几个基本要求：1.渠道长度匹配：ESD保护电路通常需要使用多个MOS管来承受ESD电流。
为了提高保护效果，这些MOS管的渠道长度应该尽量相等，以保证它们可以均匀分担ESD电流。
在设计过程中，可以采用各种技术来实现渠道长度匹配，例如采用仿射布局或者通过电路设计巧妙应用。
2.延迟时间：ESD保护电路需要尽快响应ESD事件，并将电压降低到安全的范围内。
因此，保护电路的响应时间应该尽量短，以确保芯片能够在ESD事件发生时快速响应，避免损坏。
延迟时间通常可以通过选择合适的电阻和电容参数来调整。
3.低电压降：在ESD事件中，保护电路需要将电压降低到芯片所能接受的安全范围内，以避免芯片受损。
为了实现低电压降，通常会采用多级级联的保护结构，通过分级响应来降低电压。
此外，选择合适的电阻和电容参数也可以帮助减小电压降。
4.高可靠性：ESD保护电路需要能够经受多次击打，无损耗或自愈。
因此，在设计中需要使用具有较高可靠性的器件和元件。
例如，可以采用具有低漏电流和高耐压能力的二极管、MOSFET等元件。
在具体的ESD保护电路设计中，常用的保护结构包括二极管保护、级联保护和母线保护等。
例如，二极管保护方法主要通过将二极管连接在输入和输出之间来分散ESD放电能量，以提供保护。
级联保护方法则通过将多个保护器件级联并设置适当的门控电压来提高保护效果。
除了以上核心的保护电路设计，还可以采取一些其他的措施来增强芯片的ESD保护能力。
esd保护电路原理
esd保护电路原理
ESD（静电放电）保护电路是一种用于保护电子设备免受外部静电放电损害的电路设计。
静电放电是指由于电荷的不平衡而产生的短暂的高电压放电现象，会对敏感的电子器件造成不可逆转的损坏。
ESD保护电路的设计目标是将外部静电放电的能量引导到安
全地方，避免其对电子设备造成伤害。
为了实现这一目标，ESD保护电路通常由以下几个关键部分组成：
1. 静电放电探测器：用于检测外部静电放电事件的发生。
一旦探测到静电放电，它会发送一个信号给保护电路。
2. 充电泵：用于将ESD保护电路与电源之间建立一个高电压差。
这个高电压差是为了将静电放电的能量引导到地。
3. 电压限制器：用于限制引导过来的静电放电能量的电压，并防止其超过设备耐受的最大电压。
4. 可重复使用的保护元件：用于吸收和分散静电放电的能量。
这些元件可以多次使用，因为它们在处理静电放电时可以自愈。
5. 地引线：用于将引导过来的静电放电能量导入地。
地是一个电势为零的点，可以安全地对外部静电放电进行耗散。
综上所述，ESD保护电路的原理是通过静电放电探测器检测
外部静电放电事件，然后利用充电泵建立高电压差将静电放电
能量引导到地引线，并通过电压限制器和可重复使用的保护元件保护电子设备免受损害。
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ESD 保护电路概况及其电路设计
ESD 静电放电给你的电子产品带来致命的危害不仅降低了产品的可靠性，增加了维修成本而且不符合欧洲共同体规定的工业标准EN61000-4-2 就会影响产品在欧洲的销售，所以电子设备制造商通常会在电路设计的初期就考虑ESD 保护电路，本文将讨论ESD 保护电路的几种方法。
1 ESD 的产生及危害
当两个物体碰撞或分离时就会产生静电放电ESD 即静态电荷从一个物体移动到另一个物体两个具有不同电势的物体之间产生静态电荷的移动，类似于一次很小的闪电过程放电量的大小和放电持续时间取决于物体的类型和周围的环境等多种因素，当ESD 具有足够高的能量时将造成半导体器件的损坏静电放电ESD 可能随时发生例如插拔电缆或人体接触器件的I/O 端口或者是一个带电的物体接触半导体器件半导体器件触地以及静电场和电磁干扰产生足够高的电压引起静电放电ESD。
ESD 基本上可以分为三种类型，一是各种机器引起的ESD，二是家具移动或设备移动引起的ESD ，三是人体接触或设备移动引起的ESD ，所有这三种ESD 对于半导体器件的生产和电子产品的生产都非常重要电子产。