2位二进制数据比较器实验报告
《数字逻辑》实验组合逻辑电路实验
《数字逻辑》实验组合逻辑电路实验组合逻辑电路实验一一、实验目的1、熟悉半加器、全加器的实验原理，学习电路的连接；2、了解基本74LS系列器件（74LS04、00、32）的性能；3、对实验结果进行分析，得到更为优化的实验方案。
二、实验内容1、按照实验原理图连接电路。
2、实验仪器：74LS系列的芯片、导线。
实验箱内的左侧提供了插放芯片的地方，右侧有控制运行方式的开关KC0、KC1及KC2。
其中KC1用来选择实验序号。
序号为0时，手动进行。
自动运行时按加、减选择所做实验的序号。
试验箱内有分别用于手动和自动实验的输入的控制开关Kn和Sn。
3、三、实验原理实验原理图如下：四、实验结果及分析1、将实验结果填入表1-11-1 表2、实验结果分析由实验结果可得半加和：Hi=Ai⊕Bi 进位：Ci=AiBi则直接可以用异或门和与门来实现半加器，减少门的个数和级数，提高实验效率。
实验二全加器一、实验目的1、掌握全加器的实验原理，用简单的与、或非门来实现全加器的功能。
2、分析实验结果，得到全加器的全加和和进位的逻辑表达式，根据表达式用78LS138和与、或、非门来实现全加器。
二、实验内容同半加器的实验，先采用手动方式，再用自动方式。
用自动方式时选实验序号2。
三、实验原理四、实验结果及其分析表1-2 2、实验结果分析从表1-2中的实验结果可以得到：Si=AiBiCi?1+AiBiCi?1+AiBiCi-1=Ai?Bi?Ci-1Ci=AiBi+AiCi-1+BiCi-1故Si=?m(1,2,4,7) Ci=?m(3,5,6,7)因此可用三—八译码器74LS138和与非门实现全加器，逻辑电路图如下：实验三三—八译码器与八—三编码器一、实验目的1、进一步了解译码器与编码器的工作原理，理解译码和编码是相反的过程。
2、在连接电路时，注意译码器74LS138和编码器74LS148使能端的有效级，知道两者的区别。
3、通过实验理解74LS148是优先权编码器。
电压比较器实验报告
实验报告课程名称：电路与电子技术实验指导老师：成绩：实验名称：电压比较器及其应用实验类型：电子电路实验同组学生姓名：一、实验目的二、实验内容三、主要仪器设备四、实验数据记录、处理与分析五、思考题及实验心得一、实验目的1．了解电压比较器与运算放大器的性能区别；2．掌握电压比较器的结构及特点；3．掌握电压比较器电压传输特性的测试方法；4．学习比较器在电路设计中的应用。
二、实验内容及原理实验内容1．设计过零电压比较器电路，反相输入端接地，同相输入端接1kHz、1V正弦波信号，测量并绘制输出波形和电压传输特性曲线。
2．设计单门限电压比较器电路，同相输入端接1V直流电压，反相输入端接1kHz、1V正弦波信号，测量3．并绘制输出波形和电压传输特性曲线。
4．设计反相输入（下行）滞回电压比较器，反相输入端接1kHz、1V正弦波信号，测量并绘制输出波形和电压传输特性曲线。
5．设计窗口电压比较器电路，输入为1kHz、5V三角波信号，设置参考电压Vref1为1V直流电压，参考电压Vref2为4V直流电压，测量并绘制输出波形和电压传输特性曲线。
6．设计三态电压比较器电路，输入电压信号Vin为1kHz、5V三角波信号，当输入Vin<Vref2时，输出Vout=VOL；Vin<Vref1时，输出Vout=VOH。
实验原理电压比较器（简称为比较器）是对输入信号进行鉴幅和比较的集成器件，它可将模拟信号转换成二值信号，即只有高电平和低电平两种状态的离散信号。
可用作模拟电路和数字电路的接口，也可用作波形产生和变换电路等。
比较器看起来像是开路结构中的运算放大器，但比较器和运算放大器在电气性能参数方面有许多不同之处。
运算放大器在不加负反馈时，从原理上讲可以用作比较器，但比较器的响应速度比运算放大器快，传输延迟时间比运算放大器小，而且不需外加限幅电路就可直接驱动TTL、CMOS等数字集成电路。
但在要求不高情况下也可以考虑将某些运算放大器（例如：LM324、LM358、μA741、TL081、OP07、OP27等）当作比较器使用。
数字逻辑实验报告
数字逻辑实验报告数字逻辑实验报告引言数字逻辑是计算机科学中的重要基础知识，通过对数字信号的处理和转换，实现了计算机的高效运算和各种复杂功能。
本实验旨在通过实际操作，加深对数字逻辑电路的理解和应用。
实验一：二进制加法器设计与实现在这个实验中，我们需要设计一个二进制加法器，实现两个二进制数的加法运算。
通过对二进制数的逐位相加，我们可以得到正确的结果。
首先，我们需要将两个二进制数输入到加法器中，然后通过逻辑门的组合，实现逐位相加的操作。
最后，将得到的结果输出。
实验二：数字比较器的应用在这个实验中，我们将学习数字比较器的应用。
数字比较器可以比较两个数字的大小，并输出比较结果。
通过使用数字比较器，我们可以实现各种判断和选择的功能。
比如，在一个电子秤中，通过将待测物品的重量与设定的标准重量进行比较，可以判断物品是否符合要求。
实验三：多路选择器的设计与实现在这个实验中，我们需要设计一个多路选择器，实现多个输入信号中的一路信号的选择输出。
通过使用多路选择器，我们可以实现多种条件下的信号选择，从而实现复杂的逻辑控制。
比如，在一个多功能遥控器中，通过选择不同的按钮，可以控制不同的家电设备。
实验四：时序电路的设计与实现在这个实验中，我们将学习时序电路的设计与实现。
时序电路是数字逻辑电路中的一种重要类型，通过控制时钟信号的输入和输出，实现对数据的存储和处理。
比如，在计数器中，通过时序电路的设计，可以实现对数字的逐位计数和显示。
实验五：状态机的设计与实现在这个实验中，我们将学习状态机的设计与实现。
状态机是一种特殊的时序电路，通过对输入信号和当前状态的判断，实现对输出信号和下一个状态的控制。
状态机广泛应用于各种自动控制系统中，比如电梯控制系统、交通信号灯控制系统等。
实验六：逻辑门电路的优化与设计在这个实验中，我们将学习逻辑门电路的优化与设计。
通过对逻辑门电路的布局和连接方式进行优化，可以减少电路的复杂性和功耗，提高电路的性能和可靠性。
实验二 组合逻辑电路设计
实验五组合逻辑电路设计（此项实验为设计性实验）设计性综合实验要求：1．根据设计任务要求，从单元电路的设计开始选择设计方案。
根据设计要求和已知条件，计算出元件参数，并选择合适的元件，最后画出总电路图。
2．通过安装调试，实现设计中要求的全部功能。
3．写出完整的设计性综合实验报告，包括调试中出现异常现象的分析和讨论。
一、实验目的1. 掌握组合逻辑电路的设计方法。
2. 能够熟练的、合理的选用集成电路器件。
3．提高电路布局、布线及检查和排除故障的能力。
4．培养书写设计性综合实验报告的能力。
二、设计任务与要求1．设计一个一位半加器和全加器。
2．设计一个对两个两位无符号的二进制数M、N比较大小的电路（只要求设计出M>N的电路）。
3．对所设计电路进行连接、验证，并写出结果。
三、实验原理及参考电路组合逻辑电路是最常见的逻辑电路，其特点是在任何时刻电路的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。
组合逻辑电路设计的一般步骤如图5-1所示。
图5－1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表，然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式，并按实际选用逻辑门的类型修改逻辑表达式。
根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。
最后用实验来验证设计的正确性。
- 19 -1.组合逻辑电路的设计过程用“与非”门设计一个表决电路。
当四个输入端中有三个或四个为“1”时，输出端才为“1”。
设计步骤：a.根据题意列出真值表如表5-1所示，再填入卡诺图表5-2中。
b.由卡诺图得出逻辑表达式，并简化成“与非”的形式Y＝ABC＋BCD＋ACD＋ABD＝)′)′()′()′()′((ABCACDBCDABCc.根据逻辑表达式画出用“与非门”构成的逻辑电路如图5-2所示。
表5－1表5－2d.用实验验证逻辑功能在实验装置适当位置选定三个14P插座，按照集成块定位标记插好所选集成块。
数字逻辑实验报告 【个人完成版】
3）全加器/全减器相对半加器/半减器而言，考虑了进位/借位的情况，因此，输入端分别有三个，An（被加数/被减数），Bn（加数/减数）和Cn-1（低一位的进位/借位）。
1
0
0
灭
0
1
1
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灭
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亮
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亮
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1
1
亮
【实验结论】
74153双4选1数据选择器提供了很方便的数据选择，很好的验证了3、4人判决电路。
通过对数值比较器和数据选择器的测试，设计和实现，对集成电路数值比较器和数据选择器有了一定的熟悉，为进一步借助数值比较器和数据选择器的实验打下了基础。
3)用7400、7404、7432实现上题的多数表决器。
由：
可以设计电路图如下：
P1
P2
Y
P3Y
思考：如何设计一个2位数值比较器电路？
设计一个二位数值比较器
真值表：
A0
B0
A1
B1
比较器、全加器的功能测试及其应用
本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日实验名称：比较器、全加器的功能测试及其应用实验时间：2015.12小组合作：是○否○小组成员：1、实验目的：掌握集成比较器、全加器74LS85和74LS283的功能测试。
2、实验场地及仪器、设备和材料数据实验箱、74LS85、74LS283、74LS00等。
3、实验思路（实验内容、数据处理方法及实验步骤等）一、实验内容：（1）加法器、比较器、数据选择器功能测试；（2）用门电路设计一个二进制量值比较器，并测试其功能。
（3）用74LS85设计一个八位电子锁电路，并测试其功能。
（4）利用四位集成全加器74LS283设计一个BCD码加法器。
二、实验步骤：1.（1）完成集成比较器74LS85的逻辑功能测试。
下图是74LS85得引脚图和功能表。
（2）完成四位加法器74LS283的逻辑功能测试；下图是74LS283的引脚图和功能示意图。
下图和下表是74LS283功能表。
2.根据比较器的功能用门电路设计出逻辑图如下：二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析（范文素材和资料部分来自网络，供参考。
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数字逻辑电路实验
1.1 数电实验仪器的使用及门电路逻辑功能的测试1.1.1 实验目的（1）掌握数字电路实验仪器的使用方法。
（2）掌握门电路逻辑功能的测试方法。
1.1.2 实验设备双踪示波器一台数字电路实验箱一台万用表一块集成芯片：74LS00、74LS201.1.3 实验原理图1.1是TTL系列74LS00（四2输入端与非门）的引脚排列图。
Y A B其逻辑表达式为：=⋅图1.2是TTL系列74LS20（双4输入端与非门）的引脚排列图。
Y A B C D其逻辑表达式为：=⋅⋅⋅与非门的输入中任一个为低电平“0”时，输出便为高电平“1”。
只有当所有输入都为高电平“1”时，输出才为低电平“0”。
对于TTL逻辑电路，输入端如果悬空可看作逻辑“1”，但为防止干扰信号引入，一般不悬空。
对于MOS逻辑电路，输入端绝对不允许悬空，因为MOS电路输入阻抗很高，受外界电磁场干扰的影响大，悬空会破坏正常的逻辑功能，因此使用时一定要注意。
一般把多余的输入端接高电平或者和一个有用输入端连在一起。
1.1.4 实验内容及步骤（1）测量逻辑开关及电平指示功能用导线把一个数据开关的输出端与一个电平指示的输入端相连接，将数据开关置“0”位，电平指示灯应该不亮。
将数据开关置“1”位，电平指示灯应该亮。
以此类推，检测所有的数据开关及电平指示功能是否正常。
（2）检测脉冲信号源给示波器输入脉冲信号，调节频率旋钮，可观察到脉冲信号的波形。
改变脉冲信号的频率，示波器上的波形也应随之发生变化。
（3）检测译码显示器用导线将四个数据开关分别与一位译码显示器的四个输入端相连接，按8421码进位规律拨动数据开关，可观察到译码显示器上显示0～9十个数字。
（4）与非门逻辑功能测试①逻辑功能测试将芯片74LS20中一个4输入与非门的四个输入端A、B、C、D分别与四个数据开关相连接，输出端Y与一个电平指示相连接。
电平指示的灯亮为1，灯不亮为0。
根据表1.1中输入的不同状态组合，分别测出输出端的相应状态，并将结果填入表中。
2位二进制数据比较器实验报告
2位二进制数据比较器实验报告一实验目的1. 熟悉Quartus II 软件的基本操作2. 学习使用Verilog HDL进行设计输入3. 逐步掌握软件输入、编译、仿真的过程二实验说明口A、B,每个端口的数据宽度为2 ，分别设为AO、A1和B0 B1、A0 B0为数据低位，、B1为数据高位。
电路的输出端口分别为EQ（A=B的输出信号）、LG（A>B时的输出信号）和SM （A<B的输出信号）。
2位二进制数据比较器真值表EQ = A0 ■ A1 ■ B0 ■ Bl + A0 ■ Al * BO * B1 4- AO * Al - BO ・Bl + A0 • Al • B0 • Bl |LG = AO * BO - Bl + AO ■ Al ■ BO 4- Al ■ Bl|SM = AO BO BL 4-AO-Al BO + Al Bl三实验要求1、完成2位二进制数据比较器的Verilog HDL程序代码输入并进行仿真2、采用结构描述方式和数据流描述方式3、完成对设计电路的仿真验证四、实验过程1程序代码⑴module yan gyi ng(A,B,EQ, LG,SM); in put [1:0]A,B; output EQ,LG,SM;assig n EQ=(A==B)?1'b1:1'bO;assign LG=(A>B)?1'b1:1'bO;assign SM=(A<B)?1'b1:1'bO;en dmodule⑵module yan gyi ng(A,B,EQ, LG,SM); in put [1:0]A,B; output EQ,LG,SM; reg EQ,L G,SM;always@(A or B)beginif(A==B)beginEQ<=1'b1;LG<=1'b1;SM<=1'b1;endelse if(A>B) beginEQ<=1'b1;LG<=1'b0;SM<=1'b0;endelsebeginEQ<=1'b0;LG<=1'b0;SM<=1'b1;endend en dmodule2仿真结果五、实验体会通过2位二进制数据比较器的设计，使我们更加熟悉Quartus软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入，并掌握2位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。
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2位二进制数据比较器实验报告
一 实验目的?
1.熟悉Quartus II 软件的基本操作
2.学习使用Verilog HDL 进行设计输入
3.逐步掌握软件输入、编译、仿真的过程 二 实验说明?
输入信号
输出信号
A1 A0 B1
B0 EQ LG SM 0 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 0 0 1 0 1 1 0 0 0 1 1 0 0 0 1 0 1 1 1 0 0 1 1 0 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 1 1 0 0 0 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1
1 1
1
逻辑表达式：
三 实验要求?
1、完成2位二进制数据比较器的Verilog HDL 程序代码输入并进行仿真
2、采用结构描述方式和数据流描述方式
3、完成对设计电路的仿真验证
A1
A0 EQ B1 comp_2 LG B0 SM
本次实验是要设计一个2位的二进制数据比较器。
该电路应有两个数据输入端口A 、B ，每个端口的数据宽度为2 ，分别设为A0、A1和B0、B1、A0、B0为数据低位， 、B1为数据高位。
电路的输出端口分别为EQ （A=B 的输出信号）、LG （A>B 时的输出信号）和SM （A<B 的输出信号）。
四、实验过程
1 程序代码
(1)
module yangying(A,B,EQ,LG,SM);
input [1:0]A,B;
output EQ,LG,SM;
assign EQ=(A==B)1'b1:1'b0;
assign LG=(A>B)1'b1:1'b0;
assign SM=(A<B)1'b1:1'b0;
endmodule
(2)
module yangying(A,B,EQ,LG,SM);
input [1:0]A,B;
output EQ,LG,SM;
reg EQ,LG,SM;
always@(A or B)
begin
if(A==B)
begin
EQ<=1'b1;
LG<=1'b1;
SM<=1'b1;
end
else if(A>B)
begin
EQ<=1'b1;
LG<=1'b0;
SM<=1'b0;
end
else
begin
EQ<=1'b0;
LG<=1'b0;
SM<=1'b1;
end
end
endmodule
2 仿真结果
五、实验体会
通过2位二进制数据比较器的设计，使我们更加熟悉Quartus 软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入，并掌握2位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。