数字集成电路物理设计阶段的低功耗技术
集成电路设计中的功耗优化与低功耗设计技术
集成电路设计中的功耗优化与低功耗设计技术随着移动通信、物联网和人工智能等技术的不断发展，芯片的功耗问题已经成为了当今集成电路设计中的一个重要挑战。
为了延长电池寿命、提高设备性能以及降低散热成本，功耗优化和低功耗设计技术成为了集成电路设计师必须重视的领域。
功耗优化是指通过针对电路设计的各个方面进行优化，以降低功耗的技术和方法。
在整个芯片设计流程中，从算法级到电路级的功耗优化都是需要考虑的因素。
以下将对功耗优化的一些常见技术进行介绍。
首先，算法级的功耗优化可以通过优化算法和数据处理流程来降低功耗。
例如，采用合适的算法和数据压缩技术，可以在数据传输中降低功耗。
另外，合理的任务调度和并行计算可以降低处理器的功耗。
其次，电路级的功耗优化主要在晶体管级别进行优化。
采用适当的电源电压以及电源管理技术可以有效降低功耗。
这包括采用功耗可调的电源设计、动态电压频率调节（DVFS）技术等。
此外，采用低功耗的锁存器设计、电源领域效应晶体管（FET）设计和时钟树设计也能起到降低功耗的效果。
接着，对于存储器设计，采用低功耗的存储器电源管理技术可以大幅度降低功耗。
静态存储器通常比动态存储器功耗较低，因此，在具体设计中，可以选择合适的存储器类型以满足功耗要求。
此外，采用存储器再动态识别、自适应编码和存储器分层设计等技术，也能显著降低功耗。
最后，通过系统级的功耗优化可以在整个芯片设计中降低功耗。
采用具有低功耗特性的组件和接口，可以对整个系统功耗进行优化。
此外，采用功率管理技术，如功耗级别切换和休眠模式，可以根据芯片的实际需求来调节功耗，以实现最佳的功耗性能。
除了功耗优化技术外，低功耗设计技术也是集成电路设计中常用的方法。
低功耗设计技术主要通过优化电路结构和电路布局来降低功耗。
例如，采用深亚微米工艺技术，可以显著降低晶体管的功耗。
一些常见的低功耗设计技术包括：低功耗检测、工作在低电压电源下的电路设计、功率管理单元的设计以及可调节的时钟频率等等。
数字集成电路低功耗物理实现技术与UPF
数字集成电路低功耗物理实现技术与UPF孙轶群sun.yiqun@国民技术股份有限公司Nationz Technologies Inc摘要本文从CMOS电路功耗原理入手，针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述，并着重描述了Synopsys UPF（Unified Power Format）对低功耗设计的描述方法。
UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。
通过与UPF 格式匹配的Liberty文件，UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用，并将设计者的电源设计约束传递给设计工具，由工具完成设计的实现工作，从而实现整套数字集成电路低功耗物理实现的流程。
1.0 概述本文从数字集成电路低功耗设计原理下手，对设计中低功耗的实现技术进行描述，包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。
2.0 CMOS电路的低功耗设计原理CMOS电路功耗主要分3种，静态功耗主要与工艺以及电路结构相关，短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关，开关电流功耗主要与负载电容、驱动电压、翻转频率有关。
做低功耗设计，就必须从这些影响功耗的因素下手。
3.0 低功耗设计手段及Library需求低功耗的设计手段较为复杂，但对于不同的设计，或者不同的工艺，实现的方法却各不相同。
3.1 0.18um及以上工艺0.18um及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。
动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。
减小负载电容，就必须在设计上下功夫，减少电路规模。
减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。
至于电压，由于0.18um及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。
集成电路设计中的低功耗技术研究开题报告
集成电路设计中的低功耗技术研究开题报告一、研究背景随着移动互联网、物联网、人工智能等领域的快速发展，对集成电路设计提出了更高的要求，其中低功耗技术成为当前研究的热点之一。
低功耗技术在延长电池寿命、降低能源消耗、减少散热问题等方面具有重要意义，因此对于集成电路设计中的低功耗技术进行深入研究具有重要意义。
二、研究意义低功耗技术在当前社会发展中具有重要意义，不仅可以提高电子设备的续航时间，降低使用成本，还可以减少对环境的影响，符合可持续发展的理念。
通过对集成电路设计中的低功耗技术进行研究，可以为未来电子产品的发展提供技术支持，推动整个行业向着更加节能环保的方向发展。
三、研究内容低功耗技术在集成电路设计中的应用现状分析低功耗技术在不同类型集成电路中的实际效果评估低功耗技术在不同工艺制程下的适用性研究低功耗技术与性能优化之间的平衡探讨四、研究方法文献综述：对当前关于集成电路设计中低功耗技术的相关文献进行梳理和总结，了解前人在该领域的研究成果和发展趋势。
模拟仿真：通过搭建相应的仿真平台，对不同低功耗技术在集成电路设计中的效果进行模拟验证，为后续实验提供参考。
实验验证：设计实际电路并进行实验验证，验证低功耗技术在实际集成电路设计中的可行性和效果。
五、预期成果对集成电路设计中低功耗技术的应用现状进行深入分析，总结目前存在的问题和挑战。
验证不同类型集成电路中低功耗技术的实际效果，并提出相应优化方案。
探讨低功耗技术在不同工艺制程下的适用性，并给出相应建议。
寻找低功耗技术与性能优化之间的平衡点，为未来集成电路设计提供参考依据。
通过以上研究内容和方法，我们将全面深入地探讨集成电路设计中的低功耗技术，为相关领域的发展做出贡献，推动整个行业向着更加节能环保的方向迈进。
数字集成电路低功耗物理实现技术与UPF
数字集成电路低功耗物理实现技术与UPF孙轶群sun.yiqun@国民技术股份有限公司Nationz Technologies Inc摘要本文从CMOS电路功耗原理入手，针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述，并着重描述了Synopsys UPF（Unified Power Format）对低功耗设计的描述方法。
UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。
通过与UPF 格式匹配的Liberty文件，UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用，并将设计者的电源设计约束传递给设计工具，由工具完成设计的实现工作，从而实现整套数字集成电路低功耗物理实现的流程。
1.0 概述本文从数字集成电路低功耗设计原理下手，对设计中低功耗的实现技术进行描述，包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。
2.0 CMOS电路的低功耗设计原理CMOS电路功耗主要分3种，静态功耗主要与工艺以及电路结构相关，短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关，开关电流功耗主要与负载电容、驱动电压、翻转频率有关。
做低功耗设计，就必须从这些影响功耗的因素下手。
3.0 低功耗设计手段及Library需求低功耗的设计手段较为复杂，但对于不同的设计，或者不同的工艺，实现的方法却各不相同。
3.1 0.18um及以上工艺0.18um及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。
动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。
减小负载电容，就必须在设计上下功夫，减少电路规模。
减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。
至于电压，由于0.18um及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。
集成电路设计中的低功耗技术研究
集成电路设计中的低功耗技术研究一、前言随着移动设备和物联网应用的快速发展，集成电路的低功耗设计得到了越来越广泛的关注。
低功耗技术已经成为集成电路设计中不可或缺的一部分，其对延长设备的工作时间、提高设备可靠性和节约能源等方面具有重要意义。
本文主要从低功耗技术的定义、技术路线、应用场景和未来趋势等方面进行探讨。
二、低功耗技术的定义低功耗技术旨在通过优化电路结构、降低工作电压等措施，使电路在保持性能不变的情况下尽可能降低功耗。
从物理层面来说，降低能量消耗主要有三种途径：降低电压、减小电容和降低频率。
在处理器设计中，传输数据时需要进行能量收发。
这就需要使用必要的电容器进行数据传输。
因此，低功耗技术在这一方面可以采用以下两种方法进行：• 降低传输速度，在降低传输速度的同时，也会降低电容容量，从而达到降低功耗的目的。
• 使用耦合电容进行数据传输。
这种电容不需要使用IC电路作为介质，使得数传输速度变得更加高效，并且在相同的电流下，发射器和接收器之间的电压差也能够得到显著的降低。
三、低功耗技术的技术路线低功耗技术是一个综合性的概念，要实现低功耗需要从两个角度进行优化。
一方面是在电路结构和工艺等层面，通过降低电压和阻抗等方法实现功耗优化。
另一方面则是在系统级上对功耗进行管理和优化。
1、电路结构和工艺层面的优化在电路结构和工艺层面，实现低功耗主要有以下几个方面：• 采用高阻抗抗耗损电路，通过降低电阻、电容等方法减少电压降。
• 采用低阈值电路，降低电路工作的门限电压。
• 采用节能型器件，例如硅管（Silicon Germanium）、多晶矽（Poly-Si）、锗硅（GeSi）、氮化硼等。
• 采用低功耗工艺，例如超深次微米CMOS工艺、双闸型荧光液晶技术、毛细流体控制技术等。
2、系统级上的管理和优化在系统级上，管理和优化功耗可以从以下几个方面实现：• 数据芯片的电量管理。
采用充电器和节电器等芯片管理方案，让芯片、系统产生更少的能量浪费，从而实现功耗管理。
集成电路设计中的低功耗优化技术
集成电路设计中的低功耗优化技术随着信息技术的飞速发展，集成电路（IC）在各种电子设备中扮演着越来越重要的角色。
然而，随着IC复杂性的增加，功耗控制成为了集成电路设计中的一大挑战。
低功耗优化技术的研究与应用，成为了提高集成电路性能的关键因素。
本文将详细探讨集成电路设计中的低功耗优化技术，以期为相关领域的研究和实践提供参考。
1. 低功耗优化的重要性集成电路的功耗主要来源于两个方面：静态功耗和动态功耗。
静态功耗主要由晶体管的导通电阻和电源电压决定，与集成电路的工作状态无关；动态功耗则与集成电路的工作状态密切相关，主要由晶体管的开关操作产生。
随着集成电路工艺的不断进步，晶体管尺寸的不断减小，功耗优化变得越来越重要。
低功耗优化技术不仅可以延长电子设备的电池寿命，降低能耗，还可以减少集成电路产生的热量，提高系统稳定性。
此外，低功耗设计还可以降低集成电路的成本，提高经济效益。
因此，低功耗优化技术在集成电路设计中具有重要的意义。
2. 低功耗优化技术概述集成电路设计中的低功耗优化技术主要包括以下几个方面：（1）电路级优化：通过调整电路结构和参数，降低电路的动态功耗。
主要包括晶体管尺寸优化、电路布局优化、时序优化等。
（2）系统级优化：从系统角度出发，对整个集成电路进行功耗优化。
主要包括任务划分、模块划分、资源共享等。
（3）算法级优化：通过对算法进行改进，降低集成电路的功耗。
主要包括算法复杂度优化、数据结构优化等。
（4）工艺级优化：通过改进集成电路的制造工艺，降低功耗。
主要包括纳米工艺、新型材料等。
接下来，我们将分别对这四个方面的低功耗优化技术进行详细探讨。
以上内容为本文左右。
后续内容将分别对电路级、系统级、算法级和工艺级优化技术进行深入分析和讨论。
3. 电路级优化技术电路级优化是低功耗设计的基础，主要包括晶体管尺寸优化、电路布局优化和时序优化。
（1）晶体管尺寸优化：随着工艺技术的进步，晶体管尺寸不断减小，漏电流增加，功耗也随之增大。
数字集成电路低功耗物理实现技术与UPF
数字集成电路低功耗物理实现技术与UPF孙轶群sun.yiqun@国民技术股份有限公司Nationz Technologies Inc摘要本文从CMOS电路功耗原理入手，针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述，并着重描述了Synopsys UPF（Unified Power Format）对低功耗设计的描述方法。
UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。
通过与UPF 格式匹配的Liberty文件，UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用，并将设计者的电源设计约束传递给设计工具，由工具完成设计的实现工作，从而实现整套数字集成电路低功耗物理实现的流程。
1.0 概述本文从数字集成电路低功耗设计原理下手，对设计中低功耗的实现技术进行描述，包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。
2.0 CMOS电路的低功耗设计原理CMOS电路功耗主要分3种，静态功耗主要与工艺以及电路结构相关，短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关，开关电流功耗主要与负载电容、驱动电压、翻转频率有关。
做低功耗设计，就必须从这些影响功耗的因素下手。
3.0 低功耗设计手段及Library需求低功耗的设计手段较为复杂，但对于不同的设计，或者不同的工艺，实现的方法却各不相同。
3.1 0.18um及以上工艺0.18um及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。
动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。
减小负载电容，就必须在设计上下功夫，减少电路规模。
减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。
至于电压，由于0.18um及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。
集成电路设计中的低功耗优化技术
集成电路设计中的低功耗优化技术随着科技的不断发展，电子产品在人们的生活中扮演着越来越重要的角色。
然而，这些电子产品在使用过程中往往需要大量的电能供应，不仅给用户带来不便，也对环境造成了不小的负担。
因此，低功耗优化技术在集成电路设计中逐渐崭露头角，成为一个热门的研究领域。
低功耗优化技术可以使电子设备在满足性能要求的前提下，尽量减少功耗的消耗。
这对于提高设备的续航能力和稳定性非常重要。
在集成电路设计中，有许多方法可以实现低功耗优化。
下面将介绍其中的一些技术。
一、电源管理技术电源管理技术是实现低功耗优化的基础。
它可以通过管理集成电路中的电源传输和供电模块，控制电流和电压的变化，以达到节能的目的。
通过采用多级电源和电压锁定技术，可以降低功耗和噪音。
另外，引入功率管理单元和睡眠模式等技术也有助于减少待机或闲置状态下的功耗消耗。
二、时钟和时序优化技术时钟和时序优化技术主要通过对时钟信号的频率和电平进行调整，减少不必要的功耗。
通过分配合理的时钟频率，可以降低特定模块的功耗。
同时，通过改进时序相关性，可以优化电路的运行速度，使得电路在更短的时间内完成任务，从而降低功耗。
三、逻辑优化技术逻辑优化技术主要通过对电路的布局和构建进行优化，减少功耗的消耗。
通过合理分配电路的功能单元和管线，可以减少不必要的功耗。
此外，利用逻辑高级综合（HLS）等工具，可以自动生成优化的电路设计，从而提高设计效率和功耗控制的准确性。
四、功率管理技术功率管理技术主要通过对芯片的功耗进行全面管理，实现低功耗的目标。
通过采用动态电压频率调节（DVFS）技术，可以根据工作负载的变化，动态调整电压和频率，以达到节能的目的。
此外，引入系统级功耗管理技术，可以对整个系统的功耗消耗进行优化。
五、制定设计规范和流程制定设计规范和流程是实现低功耗优化的基础。
通过设定合理的设计目标和约束条件，可以规范设计人员的思维方式，从而提高设计的质量和效率。
同时，制定标准化的设计流程和评估方法，有助于对设计过程的控制和改进。
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数字集成电路物理设计阶段的低功耗技术张小花（200XXXXXXXX）2011年六月摘要:通过一个图像处理SoC的设计实例,着重讨论在物理设计阶段降低CMOS功耗的方法。
该方法首先调整PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CMOS功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CMOS功耗。
最终实验结果表明此方法使CMOS功耗降低了10.92%。
基于该设计流程的图像处理SoC已经通过ATE设备的测试,并且其功耗满足预期目标。
关键词: 集成电路; 物理设计; 电压降; 低功耗Digital integrated circuit physicaldesign phase of the low power technologyluo jiang nan（2008102041）June, 2011Abstract: through a image processing of SoC design examples, the paper discuss the physical design stage reduce power consumption method. CMOS This method firstly PAD put the position, adjusting adjustment macro unit put the position, optimizing power planning, get a low voltage pressure drop, reduce the power consumption of the CMOS indirect territory; Then, through the planning activities rate documents and set switch power optimization, reduce the power consumption of the CMOS setup instructions directly. Finally the experimental results show that the method that CMOS power consumption was reduced by 10.92%. Based on the design process of the image processing has been through the ATE the SoC test equipment, and its power consumption to meet expectations. Keywords: IC; physical design; voltage drop; low power consumption1 引言随着集成电路规模的扩大以及便携式和嵌入式应用需求的增长,低功耗数字集成电路设计技术日益受到重视,已成为集成电路设计的研究热点.通常低功耗设计技术包括三个方面:设计中的低功耗技术、封装的低功耗技术和运行管理的低功耗技术.其中设计中的低功耗技术包括前端设计阶段的体系结构级低功耗技术、RTL级低功耗技术、门级低功耗技术和物理设计阶段的低功耗技术.本文提出了物理设计阶段两种降低CMOS功耗的方法.首先,调整PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,器件在低电压压降区域消耗功耗较少,间接降低 CMOS功耗;其次,规划开关活动率文件与设置功耗优化指令实现器件的替换、缓冲器的插入、管脚交换、逻辑重组直接降低CMOS功耗.其中,开关活动率文件定义了高翻转率信号,可以使工具通过减少线电容和门尺寸进行动态功耗优化.对比实验中各种情况的电压压降结果和功耗分析结果,发现在物理设计阶段调整PAD摆放位置[1]、调整宏单元摆放位置、优化电源规划可以在一定程度上减少电压降,规划开关活动率文件和设置功耗优化指令可以降低一定程度的动态功耗.2 物理设计流程物理设计阶段包括数据准备、布局规划、时钟树综合、布线、寄生参数抽取、可制造性分析等环节.采用Synopsys的IC Compiler集成设计环境,着重利用其MCMM(Multi-Corner Multi-Mode)功能.因为MCMM能同时处理多个scenario,对时序与功耗进行同步优化.该图像处理SoC物理设计的scenar- io定义如图1所示.每个scenario由角、模式和 Tlup寄生参数文件组成.图1 scenario的定义设计以MCMM(多角多模式)的func_worst_ corner为current_scenario,在布局规划、时钟树综合、布线阶段同时对4个scenario下的所有时序路径进行优化,并在这期间进行时序分析、拥塞分析以减少逻辑DRC(Design Rule Check)、物理DRC 以及LVS(Layout Versus Scheme)违例.其中逻辑 DRC指过渡时间、扇出和电容,物理DRC 指设计规则检查,LVS指版图与原理图比对.流片前检查时序、DRC与LVS是否满足设计要求,如果有违例就要返回到版图修改,如果没有违例就可以流片.3 物理设计中的低功耗考虑物理设计阶段的低功耗技术包括间接降低 CMOS功耗技术与直接降低CMOS功耗技术.下面以某图像处理SoC为例,对两种方法的具体实现和性能进行讨论.3.1 间接降低CMOS功耗技术电压压降(IR-Drop)由电线电阻和电源与地之间的电流产生的,与峰值电流有关.电压压降违例会使芯片动态功耗增大,因为电压压降违例区域对电源电压的需求增大,由公式P动态=U2I可知,电源电压与动态功耗成正比,所以电压压降违例会间接增大芯片动态功耗.一个好布局会减少一定程度的电压压降[2-3],间接降低CMOS功耗,这就是物理设计阶段通过规划布局间接降低CMOS 功耗的基本依据.布局规划首先考虑布图规划,即根据前端提供的门级网表和时序约束文件,把具有逻辑关系的 PAD、宏单元和标准单元就近放置.时钟PAD要尽可能靠近电源PAD,电源PAD要考虑电压压降的大小,一般需要在布局阶段完成后做电压压降分析, 从而选择一个最好的PAD摆放位置.宏单元放在四周,流出版图中间位置布标准单元.宏单元之间流出布线通道,用于布线.最后用飞线分析各模块信号流整体流向的一致性.其次,电源规划[4-5]对降低IR-Drop也有重要作用.为了保证芯片充分供电,放置了4对给内核供电的电源/地和4对给PAD 供电的电源/地.根据参考文献[6]中提供的Ring宽度计算方法得到Core Ring和Stripe 的宽度分别为14μm、5μm.加宽 Power Ring可以增大与电流垂直的电阻截面面积使电阻减小,减少压降.在面积允许的条件下,通过适量增大Power Ring宽度减小压降.由于顶层金属具有方块电阻小的优点,能有效降低电源环上的 IR-Drop,通常全局的电源环使用顶层金属来走线. 电源网络规划时要保证每个宏单元至少有一个电源条Stripe穿过,且使之分布均匀.为了降低修复可制造分析阶段的天线效应难度,宏单元外层电源环采用3、4层金属.最终,综合考虑PAD规划、宏单元规划和电源规划,得到一个低电压压降版图。
为了更好的说明电压压降结果,把相同颜色的部分划分成一个区域,其中1、2、3、4所示,每个号码代表一种颜色.红颜色区域(区域1)压降最大, 其次橘红色区域(区域2),再次黄色区域(区域3), 压降力度按红、橘红、黄、绿、蓝依次减弱.压降报告显示VDD最大压降为144.52 mV,IR-Drop<10% VDD,满足压降要求.最后,通过没有综合考虑PAD规划、宏单元规划和电源规划的一般布局与最终布局的对比实验, 获得如表1所示数据.表一各种规划压降与功耗结果如表1所示,与最终布局相比,一般布局时电压压降增大18.73%,功耗上升8.9% .这些实验数据说明减少电压压降可以间接降低CMOS功耗.3.2 直接降低CMOS功耗技术CMOS功耗由动态功耗(Dynamic Power)和静态功耗(Static Power)组成.动态功耗包括电平转换功耗(Net Switching Power)和内部功耗(Internal Power).内部功耗是由于短路电流引起的短路功耗和器件内部电容充电导致的功耗.电平转换功耗是当器件输出端口电平变换时,开关寄生电容充电到 Vdd或放电到Ground引起的功耗.物理设计阶段可以通过减少电平转换功耗直接降低CMOS功耗.电平转换功耗用以下公式计算[7]: Psw=0.5V2DDfclockCloadEsw(1) 式中,fclock为时钟频率,Cload为负载电容,Esw为电平转换参数.从式(1)可以看出,电平转换功耗与供电电压的平方、时钟频率、电容负载、电平转换参数成正比.物理设计阶段使用降低负载电容的方法来降低功耗,降低负载电容可以考虑功耗的布局、基于寄存器的分组的布局优化、变换驱动能力、基于器件连线权重的布局优化、布线后基于抽取的寄生参数的优化.IC Compiler 本身具有降低负载电容的功能, 通过功耗优化指令的设置实现.具体指令如下所示set _ power _ options?low _ power _placement trueplacement_opt?area_recovery?optim ize_ dft?power set_power_options?dynamic true psynopt?area_recovery -power 功耗优化指令的设置必须在规划开关活动率文件基础上进行,因为开关活动率文件定义了高翻转率信号,可以使工具通过减少线电容和门尺寸进行动态功耗优化.ICC 读入开关活动率文件后,通过 LPP(Low Power Placement)和GLPO(Gate-level Power Optimization),降低一定程度的动态功耗. LPP 通过优化与高翻转率线连在一起的单元布局, 缩短这些高翻转率连线,从而减小寄生电容.GLPO 通过插入缓冲器、改变门的尺寸、互换引脚等技术减小负载电容.有无设置功耗优化指令的各阶段功耗结果分别如表2、表3所示.表格中功耗单位为mW.表2 未优化的功耗分析结果表3优化后的功耗分析结果表2、表3中分别例举了布局后、时钟树综合后、布局后动态功耗。
为了更好地说明设置功耗优化指令后动态功耗有一定程度上的下降，表4例举了设置动态功耗指令后各阶段动态功耗下降百分比。
这些实验数据证实了设置功耗优化指令能够降低CMOS 功耗。