第2章-组合逻辑电路_5_加法器等
4常用组合逻辑电路
RBI =0且A3 ～ A0=0时,使Ya ～ Yg=0,全灭. RBO :RBI=0,A3～A0=0时,RBO=0;否则RBO=1
多个译码器的连接
三,数据分配器
数据分配器是将一个输入数据根据需要送到多个 不同的输出通道上.
Y0 Y1 Y2n-1
数据输入
n位通道选择信号
数据输入 例: 地址 输入
00 X
&
01
& 1
B 11 10
X
B
Y3
A
1
X
01 11 X
X X
X
+UCX X
X X
Y2 10 Y X Y1 0
2,二 — 十进制编码器 将十个状态(对应于十进制的十个代码)编 制成BCD码. 十个输入 输入:Y0 Y9 输出:ABCD 列出状态表如下: 四位
2,二 — 十进制编码器
8421BCD编码表 输出 十进制数 ABCD 0 ( y0 ) 0000 1 ( y1 ) 0001 2 ( y2 ) 0010 3 ( y3 ) 0011 4 ( y4 ) 0100 5 ( y5 ) 0101 6 ( y6 ) 0110 7 ( y7 ) 0111 8 ( y8 ) 1000 9 ( y9 ) 1001 输入
&
Y2 = B A
1
Y3 = BA
EI=0 — 译码器工作
EI
EI=1—译码器被封锁
数字逻辑电路总复习
128
16
4 2 1
二、常用逻辑关系及运算
1. 三种基本逻辑运算：与 、或、非 2. 四种复合逻辑运算： 与非 、或非、与或非、异或 真值表 函数式 逻辑符号
三、逻辑代数的公式和定理
是推演、变换和化简逻辑函数的依据，有些与普通代数相 同，有些则完全不同，要认真加以区别。这些定理中，摩根定 理最为常用。
第一章 逻辑代数基础
一、数制和码制 1. 数制：计数方法或计数体制（由基数和位权组成）
种类 十进制
二进制 八进制
基数 09
0 ，1 07
位权 10i
2i 8i
应用 日常
数字电路 计算机程序
备注
2 = 21 8 = 23
十六进制 0 9，A F
16i
计算机程序
16 = 24
各种数制之间的相互转换，特别是十进制→二进制的转换， 要求熟练掌握。
逻辑代数的基本公式 1. 关于常量与变量关系公式
A 0 A （1） A1 A （1’） A 1 1 （2） A 0 0 （2’）
2. 若干定律 交换律：
A B B A （3） A B B A （3’）
( A B) C A ( B C )
2. 码制：常用的 BCD 码有 8421 码、2421 码、5421 码、余 3 码等，其中以 8421 码使用最广泛。
1.十进制数到N进制数的转换 整数部分：除以N看余数 小数部分：乘以N看向整数的进位 2. N进制数转换为十进制数:方法：按权展开 3.基本逻辑和复合逻辑: (1)异或逻辑:特点：相同为0、相异为1 逻辑函数表达式：P = AB＝AB+AB (2)同或逻辑:特点：相同为1、相异为0 逻辑函数表达式：P = A⊙ B ＝AB+AB 异或逻辑与同或逻辑是互非关系：
组合逻辑电路设计与测试(加法器) (2)
实验四组合逻辑电路的设计与测试（表决器）一、实验目的掌握组合逻辑电路的设计与测试方法二、实验设备与器件1、＋5V直流电源2、逻辑电平开关3、逻辑电平显示器4、直流数字电压表芯片：74LS20 74LS00 74LS10三、实验原理1、使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。
设计组合电路的一般步骤如图4－1所示。
图4－1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。
然后用逻辑代数或卡诺图化简法求出简化的逻辑函数表达式。
并按实际选用逻辑门的类型修改逻辑表达式。
根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。
最后，用实验来验证设计的正确性。
三、实验内容1、设计一个3人表决器，要求用与非门组成。
设计过程：（1）、列出真值表：输入输出A B C Y0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1(2)、根据真值表写出函数表达式:Y ＝C A B A C B A C B ++＋ABC (3)、卡诺图化简：Y ＝AB+AC+BC (4)、化为与非形式Y ＝C A B AC B ⋅⋅ (5)、根据表达式画出原理图，如图4-3所示。
图4－2 3人表决器原理图（6）、验证并测试所设计的逻辑电路是否符合要求，并记录测试结果。
输入输出A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 12、用“与非”门设计一个4人表决电路。
当四个输入端中有三个或四个为“1”时，输出端才为“1”。
设计步骤：根据题意列出真值表如表3－1所示，再填入卡诺图表4－2中。
表4－1D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1表4－2DA00 01 11 10BC0001 111 1 1 110 1由卡诺图得出逻辑表达式，并演化成“与非”的形式Z＝ABC＋BCD＋ACD＋ABD＝根据逻辑表达式画出用“与非门”构成的逻辑电路如图3－2所示。
数字电路(复习)
②C＝1、C＝0，即C端为高电平（+VDD）、C端为低电平（0V） 时，TN和TP都具备了导通条件，输入和输出之间相当于开关接通 一样，uO＝uI 。
2．三态门电路的输出有高阻态、高电平和低电平3种状态
• 三态门逻辑符号控制端电平的约定
A
1
Y
EN
EN
（a）控制端低电平有效
控制端加低电平信号时，三 态门处于工作状态，Y＝A， 加高电平信号时禁止，Y＝Z
加法器
能对两个1位二进制数进行相加而求得和及进位的逻辑电 路称为半加器。 能对两个1位二进制数进行相加并考虑低位来的进位，即 相当于3个1位二进制数的相加，求得和及进位的逻辑电路称 为全加器。 实现多位二进制数相加的电路称为加法器。按照进位方 式的不同，加法器分为串行进位加法器和超前进位加法器两 种。串行进位加法器电路简单、但速度较慢，超前进位加法 器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用来设计 代码转换电路、二进制减法器和十进制加法器等。
数据分配器
数据分配器的逻辑功能是将1个输入数据传送到 多个输出端中的1个输出端，具体传送到哪一个输出 端，也是由一组选择控制（地址）信号确定。 数据分配器就是带选通控制端即使能端的二进 制译码器。只要在使用中，把二进制译码器的选通 控制端当作数据输入端，二进制代码输入端当作选 择控制端就可以了。 数据分配器经常和数据选择器一起构成数据传 送系统。其主要特点是可以用很少几根线实现多路 数字信息的分时传送。
八进制数
0 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17
十六进制数
0 1 2 3 4 5 6 7 8 9 A B C D E F
门电路 国标符号 曾用符号 美国符号 表达式
逻辑电路设计--加法器
“逢十六进一变成逢十进一”
6+7=13 非法码
加6修正
8+9=17
加6
需要加6修正情况：①：和在10—15之间，② ：有进位Co。
• BCD（8421）码加法器电路设计
0 1 1 F 0
F C S S S S S S S S S S S S S S S S 0 1 1 0 O 3 2 1 0 3 2 1 3 2 0 3 2 S S S S S S S S 2 2 0 3 1 0 3 1 C S S S S O 3 2 3 1
A B B C A C i i i i 1 i i 1
加法器（9）
全加器与全减器的比较： 全加器 和/差 进位/借位
全减器
A B C i i i 1
A B C i i i 1
A B B C A C i i i i 1 i i 1
D
i
1
A B B C A C i i i i 1 i i 1
C (A B ) C ( A B ) i 1 i i i 1 i i
m(1,2,4,7) A B C i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
D A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C
i
由全加器实现 的全减器电路
《数字逻辑基础》-第02章(2)
险象的分类 按险象脉冲的极性分： 若险象脉冲为负极性脉冲，则称为“0”型险象； 若险象脉冲为正极性脉冲，则称为“1”型险象。 按输入变化前后，“正常的输出”是否应该变化分： 若输出本应静止不变，但险象使输出发生了不应有的短暂变化，则 称为静态险象； 在输出应该变化的情况下出现了险象，则称为动态险象。 四种组合险象示意：
静态“0”型险象 输出波形 静态“1”型险象 动态“0”型险象 动态“1”型险象 输入信号变化的时刻
2.5.2
险象的判断与消除
1. 用代数法判断及消除险象 继续考察函数 F AB A C 令B=1、C=1保持不变，令A变化，有：
F A 1 A 1 A A
再看，对F 作变换：
0101 0011 1 1001 „„ X „„ Y „„ C-1 „„ S
S≤ 9
结果 Z = S, W = 0
1 （2） 设 C1 ， X 5 Y 9 ， ，则 S X Y C1。因S >9，故S不是所求的Z， 15 须对S进行加6修正,而W应为1。
0101 1001 1 1111 „„ X „„ Y „„ C-1 „„ S 1 1 1 1 „„ S 的低4位 0 1 1 0 „„ 6 Z = 0101 结果 W = 1 1 0 1 0 1 „„ Z 丢弃
F A A A A
？
因 A 多经过非门，比 A 的变化有延时，故出现险象。
？
上式中出现
或 形式的项，这样的项会产生险象。
险象判断法： 对于逻辑表达式 F ( xn , xi , x1 ) ，考察 xi (i n 1) 变化、其他量不 变时是否产生险象，则将其他量的固定值代入式中。若得到的表达式 含有形如i xi 或i xi 形式的项，则该逻辑表达式可能产生险象。 x x
实验一组合逻辑电路的设计
实验一组合逻辑电路的设计组合逻辑电路是一种电子电路，由逻辑门组成，用于执行特定的逻辑功能。
在本实验中，我们将设计一个基本的组合逻辑电路以及一些常见的组合逻辑电路，包括加法器、减法器、比较器等。
首先，我们将设计一个基本的组合逻辑电路，该电路由两个输入和一个输出组成。
输入可以是0或1，输出将依据输入的值进行逻辑运算得出。
在这个基本电路中，我们将使用两个逻辑门：与门和或门。
与门的真值表如下：输入1输入2输出000010100111与门的布尔表达式是：输出=输入1AND输入2或门的真值表如下：输入1输入2输出000011101111或门的布尔表达式是：输出=输入1OR输入2基于以上真值表和布尔表达式，我们可以通过逻辑门的连接来设计一个基本的组合逻辑电路。
具体设计步骤如下：1.首先，将两个输入引线分别连接到与门和或门的输入端。
这将确保输入的值能够传递到逻辑门中。
2.将与门和或门的输出引线连接到一个输出引线上，以便能够输出最终的逻辑结果。
3.最后，将逻辑门的电源连接到电路的电源上，以确保逻辑门能正常工作。
通过以上步骤，我们就完成了一个基本的组合逻辑电路的设计。
这个电路可以根据输入产生不同的输出，实现不同的逻辑功能。
除了基本的组合逻辑电路，我们还可以设计一些常见的组合逻辑电路，如加法器、减法器和比较器。
加法器是用来执行数字加法的组合逻辑电路。
在一个二进制加法器中，输入是两个二进制数和一个进位位，输出是一个和输出和一个进位位。
加法器的设计可以通过级联多个全加器来实现。
减法器是用来执行数字减法的组合逻辑电路。
在一个二进制减法器中，输入是两个二进制数和一个借位位，输出是一个差输出和一个借位位。
减法器的设计可以通过级联多个全减法器来实现。
比较器是用来比较两个数字的大小的组合逻辑电路。
比较器的输出取决于输入的大小关系。
如果两个输入相等，则输出为0。
如果第一个输入大于第二个输入，则输出为1、如果第一个输入小于第二个输入，则输出为-1、比较器的设计可以通过使用逻辑门和触发器来实现。
组合逻辑电路全加器
全加器可以用于控制执行机构，例如通过比较设 定值与实际值的差异，控制执行机构的输出。
THANKS
感谢您的观看
Part
05
全加器的性能优化
运算速度的提升
01
02
03
减少信号传输延迟
通过优化电路布局和布线， 减小信号在电路中的传输 延迟，从而提高全加器的 运算速度。
采用高速逻辑门
使用高速逻辑门，如 CMOS门，可以减少门电 路的传输延迟，从而提高 全加器的运算速度。
并行处理
采用并行处理技术，将多 个全加器并行连接，可以 同时处理多个输入信号， 从而提高运算速度。
功耗的降低
降低门电路功耗
选择低功耗的逻辑门，如CMOS门，可以降低 全加器的功耗。
减少信号翻转次数
优化电路设计，减少信号翻转次数，从而降低 功耗。
动态功耗管理
采用动态功耗管理技术，根据实际需求动态调整全加器的功耗，从而达到节能 的目的。
面积的优化
STEP 02
STEP 01
优化电路结构
采用标准单元
结果分析对测试结果进行Fra bibliotek析，判断全加器 是否符合设计要求，并针对问题进 行调试和优化。
Part
04
全加器的实现方式
硬件实现方式
集成电路实现
使用集成电路（IC）实现全加器是一种常见的方法。集成电路是将多个电子元件集成在一块 芯片上，从而实现特定的功能。通过将多个门电路集成在一起，可以构建全加器。
晶体管实现
通过优化全加器的电路结 构，减小其面积，从而减 小芯片的制造成本。
STEP 03
减少元件数量
优化电路设计，减少元件 数量，从而减小全加器的 面积。
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C1 为A1 B0 + A0 B1的进位位。 C2 为A1 B1 + C1的进位位。
P1不能用与或门实现，与或门不可能产生进位位。
P0
P1
CAi Σ
BCo
&&&
P2
P3
CAi Σ
BCo
&
P0 = A0 B0 P1 = A1 B0 + A0 B1 + 0 P2 = A1 B1 + 0 + C1 P3 = C2
&
FAB AB AB AB AB BAB AAB
FAB AB BAB
☆最后根据逻辑表达式画出逻辑电路图。
FA>B FA=B FA<B
FA>B
FA=B
FA<B
☆ 四位数值比较器逻辑符号
A0
A3~A0、B3~B0是两个相比较的
A1 A2
A3
4位二进制数。
A<B
A=B
A<B,A=B, A>B三个级联输入端。 A>B
3 Σ CO
2 1
P
0
3
Σ2
3
1
2 1
Q
0
0
Ci
54/74283,CC/CD4008
B3 &
A3
≥1
B2 &
A2
≥1
B1 &
A1
≥1
B0 &
A0
≥1
CI
1
&
& ≥1
进位输出信号仅需要
&
&
CO 一级反向器和一级与或非
&
门的传输延迟时间。
&
运算速度的缩短是以
=1 S3 增加电路的复杂程度为代
价换取的。
&
当加法器的位数增加时，
=1 S2 电路的复杂程度也随之急
剧上升。
&
=1
S1
当进位输入CI 、加数A 、 被加数B不用时接0 。以保
&
1
=1 S0 证加法器正常工作。
图 2.32 超前进位加法器
全加器除了作二进制加法外，还可以做乘法运算、
8421BCD码的加法运算、及实现码制变换等。
⑴ 试用全加器完成二进制乘法功能。
A1 A0
以两个2位二进制数相乘为例。
A = A1 A0 B = B1 B0
P = AB = A1A0 X B1B0
X B1B0
A1B1 P2
A1B0 A0 B0 A0 B1 P1 P0
P0 = A0 B0
+ 不是逻辑或，而是算术加号
P1 P2 P3
= = =
A1 B0 A1 B1 C2
+ +
A0 B1 C1
B0
FA<B,FA=B,
FA>B为比较结果输出端。
B1 B2
B3
☆ 比较原则：
0 COMP
1 2
P
3
P<Q
FA<B
><=
P=Q FA=B
0
P>Q
1 2
Q
3
FA>B
对于多位数值比较，先比较最高位，在高位相等的条 件下，取决于低位的比较结果。
例如：最高位A>B,则不论其它位情况如何，肯定A>B。 最高位A<B,则不论其它位情况如何，肯定A<B。
A0 B0
A1
B1
为什么片1的 C i 、片2的 B 要接地 ?
② 码制变换电路 ☆ 采用四位全加器将8421BCD
8 3 Σ CO
4 2
2 1
P
10
3A
码转1
B C
余三码＝8421BCD码＋0011
2 1
Q
0
D
0
有固定的转换关系。转换电
Ci
路如图所示。
第2章 组合逻辑
2.1 组合逻辑分析 2.2 组合逻辑设计 2.3 组合逻辑电路的等价变换 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 加法器 2.8 数据比较器 2.9 奇偶校验器
只有A=B,才比较次高位，决定相比较数的大小。 当四位比较结果都相等，再比较级联输入端。
加数 被加数
寻 AB 公 C 00 01 11 10
00110 01010 01101
01
1
11
1
共0 项1
1 111
1 0 0 1 0 S AB ABCi AB ABCi A B Ci
10101 11001
CO 3,5,6,7
1 1 1 1 1 CO AB （A B）Ci
A B Ci
返回目录
能够完成比较两个数字的大小或是否相等的
逻辑电路称为数值比较器。
1、 设计一位二进制数A和B的数值比较器。 A 比
A B FA>B FA=B FA<B 00 0 1 0
较
B器
01 0 0 1 10 1 0 0
&
11 0 1 0 ☆由真值表写出逻辑表达式：
A B
&
& ≥1 &
FAB AB A AB
&
CO
考虑低位来的进位加法称为全加。 能完成全加功能的电路叫全加器。
S 全加和
全加器逻辑符号：输入端：A、B、C i Ci
全加器
输出端：S、CO 进位输入
Co
进位输出
全加器真值表： 利用卡诺图化简S、CO： A B
A B CI S CO S 1, 2, 4, 7,
0
0
0
0
0
AB C 00 01 11 10
☆ 每一位全加器的进位输出，送给下一级的进位输 入端。高位的加法运算必须等到低位的加法运算完成 后，才能正确进行。
F3
Σ
Ci Co
A3 B3
☆ 低位无进位输入，完成半加功能。
优点：结构简单。在一些中、低速数字设备中仍有应用。 缺点：速度慢。四位二进制全加器，要经过4级门的延迟时间。
三位串行进位的全加器：
不考虑低位来的进位加法叫半加。 半加器：能完成半加功能的电路叫半加器。
输入端：A、B 输出端：S、CO 半加器真值表：
A B S CO 0000 0110 1010 1101
逻辑表达式：
半加器逻辑符号：S 半加和
半加器
CO
进位输出
AB 加数被加数 由逻辑表达式画出逻辑电路图：
A B
＝1 S
S AB AB A B CO AB
图 2.31串行加法器
（并行进位）
超前进位：是各级进位同时发生，高位加法不必等低位 的运算结果。所以工作速度得以提高。即：只用了一级门的 传输延迟时间。
4位全加器的逻辑符号：
输入端：P 加数，Q 被加数。每组有 四个输入。C i 进位输入端。
输出端：∑表示四位全加和输出端， CO进位输出端。
超前进位中规模集成电路型号有：
第2章 组合逻辑
2.1 组合逻辑分析 2.2 组合逻辑设计 2.3 组合逻辑电路的等价变换 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 加法器 2.8 数据比较器 2.9 奇偶校验器
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两个二进制数之间的算术运算无论是加、减、乘、 除，在计算机中都是化做若干步加法运算进行的。因 此，加法器是构成算术运算器的基本单元。
集成全加器：在一位全加器的基础上,通过多级级 连可以构成多位全加器。
集成一位全加器逻辑符号：
Σ
Ci Co
◆串行进位 当N位二进制数相加时，进位方式有两种：◆并行进位
电路特点：
☆ 由四个一位二进制全加器通过 串行级连组成四位二进制全加器。
F0
Σ
Ci Co
F1
Σ
Ci Co
F2
Σ
Ci Co
A0 B0 A1 B1 A2 B2