基于FPGA单路定标器定时计数系统设计

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基于FPGA的定时器计数器的设计与实现

基于FPGA的定时器/计数器的设计与实现摘要本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。

本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。

本设计中采用了三总线的设计方案，使设计更加简洁与规范。

本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。

关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器FPGA-based timer / counter design and implementationThis topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features.Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter河北大学2011届本科生毕业论文（设计）目录引言 (1)1 计数器设计方式选择与论证 (4)1.1 计数器实现方案论证 (4)1.2 设计方式选择认证 (4)1.2.1 自下而上的设计方法 (4)1.2.2 自上而下的设计方法 (4)1.2.3 混合的设计方法 (5)2 计数器整体设计方案 (6)3 计数器/定时器各种工作方式的设计 (8)3.1 计数模块 (8)3.1.1 位加计数器模块 (8)3.1.2 位减计数器 (9)3.2 顶层模块设计 (11)4 总结 (19)谢辞........................................ 错误!未定义书签。

基于FPGA的定时器计数器的设计与实现

本设计中采用了三总线的设计方案，使设计更加简洁与规范。

本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。

基于FPGA的计数器的程序的设计方案

基于FPGA的计数器的程序设计方案1.1 FPGA简介FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至今,FPGA 已经历了十几年的历。

在这十几年的过程中,可编程器件有了惊人的发展:从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。

FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低。

由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。

1.2 硬件描述语言VHDL特点功能强大、设计灵活。

VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。

它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。

VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。

VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。

支持广泛、易于修改。

由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。

基于FPGA的计时系统的设计

基于ＦＰＧＡ的计时系统的设计作者：李瑞来源：《绿色大世界》2009年第06期摘要:可编程片上系统(System On a Programmable Chip, SOPC)是Altera公司提出来的一种灵活、高效的片上系统(System On Chip, SOC)解决方案。

它结合了片上系统和现场可编程门阵列(Field Programmable Logic Array, FPGA)各自的特点,是一个崭新的、富有生机的嵌入式系统设计技术研究方向。

关键词:可编程片上系统;现场可编程门阵列;计时系统;NIOS II处理器中图分类号:TD31文献标识码: A文章编号:1005-569X(2009)06-0097-021 引言在集成电路(IC)发展初期,电路设计都是从器件的物理版图设计入手。

后来出现了集成电路单元库(Cell-Lib),使得集成电路设计从器件级进入逻辑级,极大地推动了IC产业的发展。

不过,集成电路只有安装在整机系统中才能发挥它的作用。

IC芯片是通过印刷电路板(PCB)等技术实现整机系统的。

尽管IC的速度可以很高,功耗可以很小,但由于PCB板中IC芯片之间的连线延时、PCB板可靠性及重量等因素的限制,整机系统的性能受到了很大的限制。

随着系统向高速度、低功耗、低电压和多媒体、网络化、移动化的发展,系统对电路的要求越来越高。

传统集成电路设计技术已无法满足性能日益提高的整机系统的要求。

同时,由于IC设计与工艺技术水平提高,集成电路规模越来越大,复杂程度越来越高,整个系统已可以集成在一个芯片上。

目前已经可以在一个芯片上集成108～109个晶体管。

SOC就是在这种条件下应运而生的。

2 嵌入式系统开发概述2.1 嵌入式系统简介嵌入式系统是指以应用为中心,以计算机技术为基础,软件硬件可剪裁,适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。

它主要由嵌入式微处理器、外围硬件设备、嵌入式操作系统以及用户应用软件等部分组成。

FPGA_计数与译码显示单元的设计

实验报告
电子班倪佳华 222009315220022
一．实验名称
原理图输入法进行计数与译码显示单元的设计
二．实验目的
1）掌握元件例化基本方法
2）加深原理图的绘制
三．实验原理
利用原有的led_decoder.vhd的VHDL语言文本设计文件生成
原理图符号，并调用Quartus II提供的库资源中的元件计数器
74160，完成设计与译码器相结合的设计。

四．实验过程
1）在实验2的led_decoder工程的基础下进行
2）新建原理图文件，放置元件，结果见图表1：
图表1
3）编译工程，查看RTL，见图表2
4）创建波形仿真文件，进行仿真，查看结果见图表3：
图表3
五．实验总结
注意事项：
（1）在一个工程中有多个实体的时候，在编译的时候要设置顶层实体为希望编译的那个
（2）多个波形仿真文件存在时，也要进行选择。

毕业设计论文：基于FPGA的数字时钟设计

第四章按照设计思路，在联机调试过程中，对时钟系统的不足和缺点进行分析，将调试过程作重点的记录。
第五章对全文的总结，对本系统功能实现以及制作过程中需要注意的方面，及整个系统软件编写中所吸取的经验教训进行论述，同时，也对整个研究应用进行展望。
第二章
2.1
运行环境设计采用quartus II软件实现，因此针对软件需要用到的一些功能在这里进行描述.
第三次革命就是单片机数码计时技术的应用使计时产品的走时日差从分级缩小到1600万秒从原有传统指针计时的方式发展为人们日常更为熟悉的夜光数字显示方式直观明了并增加了全自动日期星期的显示功能它更符合消费者的生活需求
基于FPGA的数字时钟设计
第一章
1.1.
在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。
在行为级描述中，Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。
能够使用门和模块实例化语句在结构级进行结构描述。
如图显示了Verilog HDL的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。
Verilog HDL还具有内置逻辑函数，例如&（按位与）和|（按位或）。
设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。
能够使用内置开关级原语在开关级对设计完整建模。
同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。

基于FPGA的计时器设计(最终)

本科毕业设计（论文）基于FPGA的计时器的设计学院自动化学院专业电子信息科学与技术年级班别2009级(1)班学号3109001158学生姓名刘健忠指导教师谭北海2013年4月基于F P G A 的计时器设计刘健忠自动化学院摘要随着电子设计自动化技术和可编程逻辑器件的出现和飞速发展，在设计周期得到大大的缩短的同时系统成本也有了大幅度的降低，显然标准逻辑器件的组装已远不能满足这方面的要求。

而Verilog HDL能提供高阶电路描述语言的方式，让复杂的电路可以通过Verilog HDL编辑器的电路合成方式，轻易而且快速的达到设计的规格。

由于Verilog HDL电路描述语言能涵盖的范围相当广，能适用于各种不同阶层的设计工程师的需要，所以Verilog HDL电路设计毫无疑问的成为硬件设计工程师的必备工具。

本系统是用Verilog编写的基于Altera DE2的电话计费器。

该设计采用了现场可编程逻辑器件FPGA设计，并基于硬件描述语言Verilog HDL在Altera公司的Quartus Ⅱ软件上实现仿真。

根据电话局反馈回来的信号，此信号是提前预设的，数码管显示通话类型、用户余额以及通话时长（包括秒数和分钟数）。

根据每种通话类型的计费价格不同，当系统所设置的余额数不够，用户将无法拨通电话，当用户余额小于指定金额时，系统发出警告信号，提醒用户。

当告警时间过长（超过1分钟）时自动切断通话信号。

当用户结束通话，系统清零。

关键词：Verilog ，FPGA，通话信号，计时器AbstractWith the rapid development of electronic design automation technology and programmable logic devices which greatly shorten the design period and reduced the cost of the system at the same time. Apparently, the assembly of standard logic devices can not meet the requirements in this regard. Verilog HDL can provide high-level circuit description language, which allows complex circuit by the Verilog HDL Editor circuit synthesis method as well by meeting the design specification appropriately. Verilog HDL circuit description language covers a very wide range,which can be applied to a variety of different sectors of the needs of design engineers, the circuit design of Verilog HDL without a doubt to become an essential tool for hardware design engineers.The system is based on Altera DE2 written by Verilog phone devices. It is used by Field Programmable Gate Array FPGA based on Verilog HDL hardware description language to design and Altera's Quartus Ⅱin software for emulation. According to the feedback of the telephone office back signal which is actually pre-designed, digital pipe display type, user balance and phone call duration (including the number of seconds or minutes). Depending on the billing price of each call type is different,when a began to balance the set is not enough, the user will not be able to dial the phone, and when the balance is less than the specified money, issuing a warning signal system, reminding to users. When the alarm time is too long (more than 1 minutes), the conversation signal will be automatically cut off . When the user end the call, the system will be reseted.Key words：Verilog ,FPGA,Calling signal,calculagraph目录1绪论 (1)1.1 课题研究的目的 (1)1.2 国内外发展现状 (1)1.3课题的主要技术路线 (2)2FPGA技术及硬件描述语言 (3)2.1 FPGA的介绍 (3)2.1.1可编程逻辑器件发展简史 (3)2.1.2可编程逻辑器件的基本结构 (3)2.1.3可编程逻辑器件分类 (4)2.1.4 Altera Cyclone Ⅱ系列器件介绍 (5)2.1.5 FPGA的开发流程 (5)2.2 FPGA设计方法 (6)2.3 利用硬件描述语言（HDL）的硬件电路设计方法 (7)2.4 Verilog HDL语言的设计流程 (8)2.5 Quartus Ⅱ概述及其设计流程 (11)2.5.1 Quartus Ⅱ概述 (11)2.5.2 Quartus Ⅱ设计流程 (12)3系统总体设计 (14)3.1 计费模块介绍 (14)3.2 预设模块介绍 (15)3.3 时钟分频模块介绍 (15)3.4 分拆模块介绍 (15)3.5 数码管显示模块介绍 (16)3.6 警告模块介绍 (17)3.7 逻辑资源使用情况 (17)4系统的操作与分析 (18)4.1系统功能介绍 (18)4.2 选择通话类型和设置余额 (20)4.3通话开始 (21)4.4通话结束 (22)结论 (23)参考文献 (24)致谢 (25)附录A (26)附录B (27)附录C (31)附录D (32)附录E (33)附录F (35)附录G (36)1绪论1.1课题研究的目的时钟计时器在现在应用场合非常的广泛，近年来，随着科学技术的进步和时代的发展，人们对时钟的功能和精度提出了越来越高的要求，各种时钟的设计也越来越重要。

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（下转第93页）
广西轻工业
GUANGXI JOURNAL OF LIGHT INDUSTRY
机械与电气
2011年8月第8期（总第153期）
【作者简介】吴荣燕（1981-），男，湖南永州人，南华大学电气学院硕士，助教，从事核电子学与测控技术研究工作。

【基金项目】
湖南省教育厅科学研究项目（09C 175）定标器在大学核物理实验中有很广泛的应用。

比如，在核辐射探测实验中，与GM 计数管探头，闪烁探头配成测量系统，用于α、β、γ、X 射线等放射性强度测量和能谱分析。

目前传统的实验设备一般使用的是分立元器件或小规模集成电路，主要采用51单片机作为控制核心进行定时和对专用计数芯片得到的计数进行处理显示[1]。

51单片机利用其内部的两个16位定时计数器进行定时，定时控制较为灵活，但是相对于FPGA 来说，定时精度不高。

计数方面利用专用定时计数芯片8253，通过并行总线与单片机通信。

由于51单片机的I/O 口引脚复用情况较多，需要附加8155，8255接口芯片以增加其I/O 引脚。

这无疑增加了整机系统的复杂性。

整机系统的分立芯片较多，系统的兼容性，抗干扰等性能降低。

1系统总体方案设计
本文设计的定标器定时计数系统在原有的脉冲分析部分的基础上（包括输入级、单道幅度分析器），用FPGA 来代替单片机作定时和计数以及LED 显示等的控制核心。

利用VHDL 语言编写出定时模块、计数模块、以及LED 显示模块。

系统总体方案如图1。

2F P G A 控制部分系统设计
本文设计的控制部分功能是对单道幅度分析器出来的信
号进行定时计数，定时完成后在LED 数码管上显示计数。

主要功能模块为定时模块、计数模块、显示模块。

2.1定时部分设计
本设计使用的外部时钟源的频率为inclk0=10MHz 。

后面接上10分频模块，出来的脉冲频率为1MHz 。

1MHz 信号后面再接上一个分频模块，模块里又分为两个分频小模块：一个为1000分频，分频出来的信号为clk1khz=1KHz ，供给数码管动
态显示；一个为1M 分频模块，分频出来的信号为tgate=1Hz ，如图2。

设计的定时时间为1S ，2S ，3S ，10S ，100S 。

1Hz 信号分别再进行2分频，3分频，4分频，11分频，101分频，得到所对应的脉冲高电平分别为1S ，2S ，3S ，10S ，100S ，低电平对应的时间为1S 。

这些高电平实际也就是计数模块进行计数的使能信号。

至于要选择哪个定时时间，后面接一个多路选择。

多路选择的输出端q 接到计数模块的使能端tgate ，如图3。

2.2计数显示部分设计
计数显示部分由计数模块，锁存模块，显示模块三大部分组成[2]，如图3。

计数模块counter 的输入有三个引脚，分别为reset,tgate,tsig 。

其中reset 和tgate 两引脚与多路选择器的输出引脚q 相连，当tgate 为高电平时候counter 进行计数。

tsig 为脉冲输入引脚，上升沿有效。

同时内部设置计数器的位数为32位，计数容量是足够的。

当reset 为低电平的时候，counter 内部计数寄存器清0，以待下次定时的计数。

计数的方法采用BCD 码方式，从个位开始计数，当计数的值大于9时，往高位进位。

锁存模块的输入包括数据总线q_in [31..0]，锁存信号lock_in 。

当多路选择器输出引脚q 输出脉冲信号产生下降沿的时候，就对计数模块数据总线上的数据进行锁存，避免数码管显示跳动[3-4]。

显示模块的输入包括锁存模块的数据总线q_in[31..0]，以
基于F P G A 单路定标器定时计数系统设计
吴荣燕1，赵修良2，黄顺3
（1.南华大学电气学院，湖南衡阳421001；2.南华大学核科学技术学院，湖南衡阳421001；3.衡阳师范学院
物理电子系，湖南衡阳421001）
【摘
要】提出了一种基于可编程逻辑器件FP G A 的单路定标器定时计数系统的设计方案。

重点对定时与计数显示部分
进行分析和论述，在功能上实现了设计的要求。

此设计方案可以作为现在大学核物理实验中传统定标器控制核心部分的改进方案，在系统集成度、速度、抗干扰上相比原来使用51单片机作为控制核心有很大的优势。

【关键词】FP G A ；定标器；时序仿真【中图分类号】T N 791【文献标识码】A
【文章编号】1003-2673(2011)08－87－
01
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（上接第87页）
及1KHz动态显示扫描脉冲。

输出为段码与数码管位选信号，本设计采用8个共阴数码管对计数进行显示，位选信号sel是通过一个库元件74138三选八来实现，锁存模块对应每4个位的值是BCD码，每个数码管对应一个数字，利用状态机编程实现动态显示。

3结束语
在整个设计中使用了模块化的设计思想，每一模块完成特定的功能，各部分具有较大的独立性、可修改性和可扩展性。

最后每个模块转化原理图形式，在顶层设计中运用原理图方法实现控制部分系统设计。

设计出来的系统进过QuartusII的仿真验证，实现了预定的功能。

用FPGA来作为定标器的控制核心，在系统集成度、速度、抗干扰性上比用51更具有优势，完全可以替代51单片机作为系统的控制核心，成为传统定标器在控制部分优化改进方案。

参考文献
[1]FH463B智能定标器使用说明书[M].北京:中国核工业总公司北京核仪器厂.
[3]孟庆海.V HD L基础及经典实例开发[M].西安:西安交通大学出版社, 2008.
[4]潘松.E D A技术实用教程[M].北京:科学出版社,2006.
[5]王传新.FP G A设计基础[M].北京:高等教育出版社,2007.
后进入运算单元，利用LabVIEW的Numeric里面的函数来完成数据的运算工作，进电压转换为转速、转角、位移和温度，测量结果用LabVIEW的Numeric数值控件和波形显示控件wavform graph分别显示，最后用Write Characters To File.vi 将测量结果以文本文件的形式进行存储。

本系统中还设计有温度指示灯，当水温超过国标规定的温度时，温度指示灯显示红色，在规定范围内时，温度指示灯为绿色。

图4为柴油机电子调速器测试系统程序框图。

3.3实验结果
在试验过程中采用数据采集系统测取柴油机的瞬时转速，能准确的测取柴油机在突加突卸负载时的最高和最低转速，通过计算来确定瞬时调速率和稳态调速率，稳定时间可以通过采集的数据直接观察出。

4结论
采用LabVIEW软件平台开发的柴油机电子调速器测试系统，是将传统的传感器元件与先进的虚拟仪器技术相结合的一次实践，该测试系统具有界面直观、功能强大、开放性好、灵活性高等优点，更大程度的降低成本，提高数据传输速度和实时效果，大大提高测试的效率。

参考文献
[1]邓甜甜,路娜,杨瑞.基于虚拟仪器的温度测量系统设计[J].中国仪器仪表,2006,(12).
[2]杨启超,李连生,束鹏程.基于虚拟仪器技术的空压机性能测试系统研究[J].2006,(6)
. 93。

基于FPGA单路定标器定时计数系统设计

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