EDA试卷一

一、填空题(本大题共10小题，每空1分，共20 分)1．一般把EDA技术的发展分为MOS时代、CMOS时代和ASIC 三个阶段。

2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。

4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。

5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。

6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。

7．以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA 和CPLD 芯片中，完成硬件设计和验证。

8．MAX+PLUS的文本文件类型是（后缀名）.VHD 。

9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。

10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。

二、选择题：(本大题共5小题，每小题3分，共15 分)。

1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。

AA .软IP B.固IP C.硬IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。

4．进程中的变量赋值语句，其变量更新是_________。

AA.立即完成；B.按顺序完成；C.在进程的最后完成；D.都不对。

5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述______。

DA.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。

6．不完整的IF语句，其综合结果可实现________。

AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。

B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8.下列标识符中，__________是不合法的标识符。

BA. State0B. 9moonC. Not_Ack_0D. signall9.关于VHDL中的数字，请找出以下数字中最大的一个：__________。

AA.2#1111_1110#B.8#276#C.10#170#D.16#E#E110．下列EDA软件中，哪一个不具有逻辑综合功能：________。

BA.Max+Plus IIB.ModelSimC.Quartus IID.Synplify11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A. 仿真器B.综合器C.适配器D.下载器12．在执行MAX+PLUSⅡ的（d ）命令，可以精确分析设计电路输入与输出波形间的延时量。

A .Create default symbol B. SimulatorC. CompilerD.Timing Analyzer13．VHDL常用的库是（A ）A. IEEEB.STDC. WORKD. PACKAGE14．下面既是并行语句又是串行语句的是（C ）A.变量赋值B.信号赋值C.PROCESS语句D.WHEN...ELSE语句15．在VHDL中，用语句（D ）表示clock的下降沿。

A. clock'EVENTB. clock'EVENT AND clock='1'C. clock='0'D. clock'EVENT AND clock='0'1．EDA设计流程一般包括输入、设计、验证和下载4个步骤；2．EDA的设计输入法中常用的有文本输入、原理图和波形仿真3种；3．功能仿真是在设计输入完成后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为后仿真；4．当前最流行的并成为IEEE标准的硬件描述语言包括VHDL 和VERILOG-HDL ；5．硬件描述语言HDL给PLD和教学系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为TOP-DOWN 的方法；6．将硬件描述语言转化为硬件电路的重要工具软件称为HDL综合器；7．用MAX+PLUSⅡ的输入法设计的文件不能直接保存在根目录下，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的文件夹；8．图形文件设计结束后一定要通过编译，检查设计文件是否正确；9．指定设计电路的输入/输出端口与目标芯片引脚的锁定后，再次对设计电路的仿真称为后仿真；10．以EDA方式实现的电路设计文件，最终可以编程下载到FPGA 或CPLD 芯片中，完成硬件设计和验证；11．一般将一个完整的VHDL程序称为独立的电路；12．用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行；13．VHDL设计实体的基本结构由实体、结构体、库、程序包和配置部分组成；14．实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序；15．IEEE于1987年公布了VHDL的87 标准；16．IEEE于1993年公布了VHDL的93 语法标准；17．在VHDL中最常用的库是IEEE 标准库；18．VHDL的实体是由实体申明部分和端口说明部分组成；19．VHDL的实体声明部分指定了设计单元的输入端口或输出断口，它是设计实体对外的一个通信界面，是外界可以看到的部分；20．VHDL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成是外界看不到部分；21．在VHDL的数据端口声明语句中，端口方向包括IN 、OUT 、INOUT 和BUFFER ；22．VHDL的数据对象包括信号、变量和常数，它们是用来存放各种类型数据的容器。

23．VHDL的变量（VARIABLE）是一个局部量，只能在进程、函数和过程中声明和使用；24．VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳当前值，也可以保持原态；25．VHDL的数据类型包括标量型、复合型、符号型和存取型；26．在VHDL中，标准逻辑位数据有9 种逻辑值；27．VHDL的操作符包括逻辑运算、关系运算、算术运算和并制运算4类；28．VHDL的基本描述语句包括并行语句和顺序语句；29．VHDL的顺序语句只能出现在进程、函数和过程中，是按程序书写的顺序上而下，一条一条执行；30．VHDL的并行语句在结构体中的执行是并行的，其执行方式与语句书写顺序无关；31．VHDL的PROCESS语句是由并行组成的，但其本身却是顺序；33．VHDL的并行信号赋值语句的赋值目标必须都是信号；34．元件例化是将预先设计好的设计实体作为一个模块或元件，连接到当前设计实体中一个指定的端口。

1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（A ）；A 设计输入B 设计输出C 仿真D 综合2．VHDL属于（B ）描述语言；A 普通硬件B 行为C 高级D 低级3．包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线、生成编程数据文件等操作的过程称为（B ）；A 设计输入B 设计处理C 功能仿真D 时序仿真4．VHDL是在（B ）年正式推出的；A 1983B 1985C 1987D 19895．在C语言的基础上演化而来的硬件描述语言是（A ）；A VHDLB VerilogHDLC AHD D CUPL6．基于硬件描述语言HDL的数字系统设计目前最常用的设计方法称为（B ）设计法；A 自底向上B 自顶向下C 积木式D 顶层7．在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（B ）；A 仿真器B 综合器C 适配器D 下载器8．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）；A 仿真器B 综合器C 适配器D 下载器9．MAX+PLUSⅡ是（C ）；A 高级语言B 硬件描述语言C EDA工具软件D 综合软件10．使用MAX+PLUSⅡ的图形编辑方式输入的电路原理图文件必须通过（B ）才能进行仿真验证；A 编辑B 编译C 综合D 编程11．MAX+PLUSⅡ的设计文件不能直接保存在（A ）；A 硬盘B 根目录C 文件夹D 工程目录12．使用MAX+PLUSⅡ工具软件建立仿真文件，应采用（D ）方式；A 图形编辑B 文本编辑C 符号编辑D 波形编辑13．在MAX+PLUSⅡ工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（B ）；A 编辑B 编译C 综合D 编程14．在MAX+PLUSⅡ集成环境下为图形文件产生一个元件符号的主要用途是（D ）；A 仿真B 编译C 综合D 被高层次电路设计调用15．执行MAX+PLUSⅡ的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量；A Create Default SymbolB SimulatorC CompilerD Timing Analyzer16．执行MAX+PLUSⅡ的（B ）命令，可以对设计电路进行功能仿真或时序仿真；A Create Default SymbolB SimulatorC CompilerD Timing Analyzer17．执行MAX+PLUSⅡ的（A ）命令，可以为设计电路建立一个元件符号；A Create Default SymbolB SimulatorC CompilerD Timing Analyzer18．执行MAX+PLUSⅡ的（C ）命令，可以检查设计电路错误；A Create Default SymbolB SimulatorC CompilerD Timing Analyzer19．MAX+PLUSⅡ的波形文件类型是（A ）；A ..scfB .gdfC .vhdD .v20．MAX+PLUSⅡ的图形设计文件类型是（B ）；A ..scfB .gdfC .vhdD .v21．VHDL的设计实体可以被高层次的系统（D ），成为系统的一部分；A 输入B 输出C 仿真D 调用22．VHDL常用的库是（A ）标准库；A IEEEB STDC WORKD PACKAGE 23．VHDL的实体声明部分用来指定设计单元的（D ）；A 输入端口B 输出端口C 引脚D 以上均可24．一个实体可以拥有一个或多个（B ）；A 设计实体B 结构体C 输入D 输出25．在VHDL中，32_123_456属于（A ）文字；A 整数B 以数制基数表示的C 实数D 物理量26．在下列标识符中，（A ）是VHDL错误的标识符号；A 4h_addeB h_adde4C h_adde_4D h_adde27．在VHDL中，（C ）不能将信息带出对它定义的当前设计单元；A 信号B 常量C 数据D 变量28．在VHDL中，为目标变量的赋值符号的是（C ）；A = ：B =C ：=D <=29．在VHDL中，为定义信号名时，可以用（D ）符号为信号赋初值；A = ：B =C ：=D <=30．在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（9 ）种逻辑值；A 2B 3C 8D 931．在VHDL的IEEE标准库中，预定义的位数据类型BIT有（A ）种逻辑值；A 2B 3C 8D 932．在VHDL中，用语句（B ）表示检测clock的上升沿；A clock'EVENTB clock'EVENT AND clock='1'C clock='0'D clock'EVENT AND clock='0'33．在VHDL中，含WAIT语句的进程PROCESS的括弧中后（B ）再加敏感信号，否则是非法的；A 可以B 不能C 任意D 只能34．在VHDL中，PROCESS结构本身是由（A ）语句组成的；A 顺序B 顺序和并行C 并行（PROCESS之间）D 任何35．在VHDL的进程语句格式中，敏感信号表列出的是设计电路的（A ）信号；A 输入B 输入和输出C 输出D 时钟二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）1.FPGA Field－Programmable Gate Array 现场可编程门阵列2.VHDL Very-High-Speed Integrated Circuit Hardware Description Language)超高速集成电路硬件描述语言3.HDL Hardware Description Language硬件描述语言5.CPLD Complex Programmable Logic Device复杂可编程逻辑器件6.PLD Programmable Logic Device 可编程逻辑器件7.GAL generic array logic通用阵列逻辑B Logic Array Block逻辑阵列块9.CLB Configurable Logic Block 可配置逻辑模块10.EAB Embedded Array Block 嵌入式阵列块11.SOPC System-on-a-Programmable-Chip 可编程片上系统12.LUT Look-Up Table 查找表13.JTAG Joint Test Action Group 联合测试行为组织14.IP Intellectual Property 知识产权核15.ASIC Application Specific Integrated Circuits 专用集成电路16.ISP In System Programmable 在系统可编程17.ICR In Circuit Re-config 在电路可重构18.RTL Register Transfer Level 寄存器传输19.EDA Electronic Design Automation 电子设计自动化20.SOC System on a Chip 单芯片系统。