硬件描述语言Verilog_HDL基础新
第 3 章 Verilog HDL 基础知识
第三章
Verilog 基础知识
module D_ff(q，data，enable，reset，clock)； output q； input data，enable，reset，clock； reg q； always @(posedge clock) //时钟上升沿有效 if (reset == 0) q = 1’b0； else if (enable==1) q = data； //隐含： else q = q： endmodule
第三章
Verilog 基础知识
3) 指定位宽的基数格式 这种格式的表示形式为： <size>’<base_format><number> 参数<size>用来指定所表示数的位宽。当位宽小于数 值的实际位数时，相应的高位部分被忽略；当位宽大于数 值的实际位数，且数值的最高位是 0 或 1 时，相应的高位 部分补0；而当位宽大于数值的实际位数，但数值的最高 位是 x 或 z 时，相应的高位部分补 x 或z。二进制的一个 x 或 z 表示 1 位处于 x 或 z，八进制的一个 x 或 z 表示 3 位 二进制位都处于 x 或 z，十六进制的一个 x 或 z 表示 4 位 二进制位都处于 x 或 z。另外，数值中的 z 可以用“ ？” 来代替。
第三章
Verilog 基础知识
第3章
Verilog HDL 基础知识
希望通过本章的介绍，能够对 Verilog HDL 有初步 的了解。 (1)词法：包括间隔符与注释符、数值、字符串与关键字。 (2)数据类型：包括物理数据类型与抽象数据类型。 (3)运算符：包括算术运算符、逻辑运算符、关系运算 符、相等关系运算符、按位运算符、归约运算符、移 位运算符、条件运算符、连接与复制操作及其优先级。 (4)系统任务与系统函数：包括标准输出任务、文件管理 任务、仿真控制任务、时间函数及其他常用函数。 (5)编译指令：宏编译指令、文件包含指令、条件编译指 令、时间定标指令与工作库定义指令。
硬件描述语言 Verilog HDL
`include指令
变量声明（wire,reg及其它类型） 数据流语句（assign） 低层模块的实例 过程块always和initial（包含所有的行为语句） 任务（task）和函数（function）
endmodule; 模块结束语句
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4.3.3 模块和端口
17
4.3.3 模块和端口
3．$stop任务和$finish任务
۞ $stop任务使得仿真被挂起（例：暂停仿真以检查 信号值 ）
۞ $finish任务将结束仿真，并退出仿真环境
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4.3.3 系统任务和系统函数
常用的几个系统任务和系统函数：
4．时间函数：$time ，$stime ，$realtime 5．$random函数
32
4.4.2 数据类型
2．变量（Variable）类型 （reg、integer、time、real、realtime） 数据存储单元的抽象，下一次赋值前，变量的值保持不变 （1）寄存器（reg）变量类型
۞ 对应具有状态保持作用的硬件电路，如触发器、锁存器等
۞ 声明形式：reg [msb:lsb] reg1,reg2,...regN;
3
4.1 HDL简介
4.1.1 关于HDL（硬件描述语言）
使用HDL ۞用一种高级语言来表达大规模集成电路的功能，隐藏
其具体实现的细节，对数字电路和数字逻辑系统能够 进行形式化的描述。 ۞提高逻辑设计效率，降低设计成本，缩短设计周期。 ۞多方位的仿真可以在设计完成之前检测到其错误，减 少设计重复的次数，使第一次投片便能成功实现芯片 成为可能。 ۞使检测各种设计方案变得容易和方便，对方案的修改 只需要修改HDL程序，比修改原理图容易得多。
硬件描述语言
硬件描述语言硬件描述语言（HardwareDescriptionLanguage，HDL），是一种特殊的编程语言，旨在帮助设计人员（称作HDL程序员）创建电子系统的软硬件。
它支持现在最先进的电子系统，并能够提供开发方案，以更快地实现目标，更有效地使用更少的资源，并且更稳定地完成任务。
HDL是一种高级程序设计语言，由若干种编程语言构成，其中包括Verilog，VHDL, SystemVerilog等。
HDL语言描述技术主要用于描述单片机或模拟集成电路（IC）中的复杂电路结构和功能。
它以硬件参数、原语和结构描述为基础，能够描述逻辑系统的底层电路，比如门逻辑、触发器、多路选择器、比较器等。
HDL具有许多优点，能够极大地降低电路设计的困难程度，同时简化设计的复杂性和过程，可以提高设计效率和提升最终产品的性能。
HDL提供方便的调试和测试功能，可以支持电路设计过程管理，减少产品设计和开发的工作量。
此外，HDL能够提供标准、可重用的描述，以及可读性好的语法，可以显著简化设计过程。
HDL的另一个重要优点是，它可以帮助HDL程序员创建更复杂、更现代化的电路设计，而不需要编译器和其它复杂的程序设计开发工具。
HDL可以提供电路设计过程中所需的所有功能，包括定义电路功能，输入输出管理，系统级构建，网络结构，状态机控制，信号处理，数据传输等。
它还利用可视化技术以及带有标准和完善的接口，能够更快地识别和定位问题，大大降低了调试产品的时间。
HDL的另一个优点在于，它具有许多可扩展性，无需为每个项目开发新的硬件。
HDL能够有效地管理工厂现有的系统设计，例如将新的硬件模块添加到已有的电路框架中，并且能够有效地利用已有的硬件，尽可能减少更改硬件布局的时间。
当今，HDL已经成为电子行业中最专业化的编程语言，并被广泛应用于微处理器、嵌入式系统、数字信号处理（DSP）、模拟信号处理（ASP）、网络交换、存储器系统，以及其它领域。
HDL在加速设计过程、改善产品质量、减少产品成本方面十分有用，是现今许多企业进行电子产品设计的重要工具。
VerilogHDL语法基础
VerilogHDL语法基础⼀个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每⼀个模块⼜可以由若⼲个⼦模块构成。
利⽤Verilog HDL语⾔结构所提供的这种功能就可以构造⼀个模块间的清晰层次结构来描述极其复杂的⼤型设计。
每个模块的内容都是嵌在module和endmodule两个语句之间，每个模块实现特定的功能，模块是可以进⾏层次嵌套的。
每个模块⾸先要进⾏端⼝定义．并说明输⼊(input)和输出(output)，然后对模块的功能进⾏逻辑描述。
Verilog HDL程序的书写格式⾃由，⼀⾏可以写⼏个语句，⼀个语句也可以分多⾏写。
除了endmodule语句外，每个语句的最后必须有分号。
⼀个模块是由两部分组成的，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。
模块(block)的组成Verilog HDL结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端⼝定义，I／O说明，信号类型声明和功能描述。
module<模块名>(<端⼝列表>)；端⼝说明(input,output,inout)参数定义(可选)数据类型定义连续赋值语句(assign)过程块(initial 和 always)⾏为描述语句低层模块实例任务和函数延时说明块endmodule模块声明模块声明包括模块名和端⼝列表。
其格式如下：module 模块名（端⼝１，端⼝２，端⼝３，…）；模块结束的标志为关键字：endmodule。
端⼝定义input(输⼊端⼝),output(输出端⼝)和inout(双向端⼝)。
格式如下：input 端⼝名1，端⼝名2，………,端⼝名N; //输⼊端⼝output 端⼝名1，端⼝名2，………,端⼝名N; //输出端⼝inout 端⼝名1，端⼝名2，………,端⼝名N; //输⼊输出端⼝也可以写在端⼝声明语句⾥,其格式如下(为了代码的可读性，⼀般不这么写)：module module_name(input port1,input port2,…output port1,output port2… );信号类型说明信号可以分为端⼝信号和内部信号；1. 所有信号都必须进⾏数据类型的定义，如寄存器类型（reg等）,连线类型（wire等）；2. 如果信号没有定义数据类型，则综合器将其默认为wire型；3. 端⼝的位宽最好定义在端⼝定义中,不要放在数据类型定义中；4. 不能将input和inout类型声明为reg型；模块的端⼝表⽰的是模块的输⼊和输出⼝名，也就是说，它与别的模块联系端⼝的标识。
Verilog-HDL中的基本语法
一个完整的源程序都应当加上需要的注释， 以加强程序的可读性。
2.2 Verilog HDL的语法
2.2.1 空白符和注释
Verilog HDL的空白符包括空格、tab符号、换行 和换页。
空白符如果不是出现在字符串中，编译源程序 时将被忽略。
8. 条件操作符(Conditional operators)
条件操作符为：？：
条件操作符的操作数有3个，其使用格式为
操作数 = 条件 ？ 表达式1：表达式2；
即当条件为真（条件结果值为1）时，操作数 = 表达式1；为假（条件结果值为0）时，操作数 = 表达 式2。
9. 位并接操作符（Concatenation operators） 并接操作符为：｛｝ 并接操作符的使用格式： ｛操作数1的某些位，操作数2的某些位，…，操作数n 的某些位｝；
位运算操作符包括：~（按位取反）、&（按位与）、 |（按位或）、^（按位异或）、^~或~^（按位同或）。
在进行位运算时，当两个操作数的位宽不同时， 计算机会自动将两个操作数按右端对齐，位数少的操 作数会在高位用0补齐。
4. 关系操作符（Pelational operators）
关系操作符有：
<（小于）、<=（小于等于）、>（大于）、>=（大 于等于）。
② 每个模块首先要进行端口定义，并说明输入 （input）、输出（output）或双向（inouts），然 后对模块的功能进行逻辑描述。
③ Verilog HDL程序的书写格式自由，一行可以一 条或多条语句，一条语句也可以分为多行写。
④ 除了endmodule语句外，每条语句后必须要有 分号“；”。
VerilogHDL硬件描述语言HardwareDescriptionLanguage
状态机设计实例
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状态机设计实例
综合结果
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Mealy 型有限状态机的verilog描述
时序输出
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Mealy 型有限状态机的verilog描述
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有限状态机设计的一般步骤：
1)逻辑抽象，得出状态转换图。
就是把给出的一个实际逻辑关系表示为时序逻辑函数，可以用状态 转换表来描述，也可以用状态转换图来描述。这就需要：
• 分析给定的逻辑问题，确定输入变量、输出变量以及电路的状 态数。通常是取原因（或条件）作为输入变量，取结果作为输 出变量。
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Moore型有限状态机
描述－2：组合电路输出
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Moore型有限状态机的verilog描述
描述－2：综合结果
只推导出两个触发器，用于保存状态机的状态值（Moorestate）。
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Mealy型有限状态机的verilog描述
组合电路输出
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Mealy型有限状态机的verilog描述
推导出两个触发器用于保存状态机的状态值（Mealystate）。 描述Mealy状态机的最佳方式之一是使用两条always语句，一条用于描述 时序逻辑，一条用于描述组合逻辑（包括次态逻辑和输出逻辑），输入上 的任何变化都会直接影响被描述成组合逻辑的输出。
• 究竟转向哪一状态还是留在原状态不但取决于各个输 入值，还取决于当前所在状态。
• 有限状态机分为Mealy型有限状态机，和Moore型有限 状态机。
9
Moore型 有限状态机
输出由状态决定，与输入信号无关
下一个 下一状态 状态 现状态
状态逻辑
寄存器
组合逻辑
时序逻辑
输出电路
hdl硬件描述语言
hdl硬件描述语言
HDL是Hardware Description Language的缩写，即硬件描述语言。
它是一种用于描述数字电路的语言，包括了数字电路的功能、结构和行为等方面。
HDL 通常用于设计和模拟数字电路，以帮助工程师更好地理解数字电路的功能和性能，并在设计电路时提供一种有效的工具。
在HDL中，通常使用的是高级语言来描述电路的功能和行为，比如Verilog和VHDL。
这些语言提供了一些强大的特性，如模块化设计、层次结构、波形仿真等，使得电路的设计和测试变得更加高效、方便和准确。
HDL的设计流程通常包括以下几个步骤：首先，需要将所需的电路功能转化为模块化的设计，比如将复杂的电路分解为多个子模块；其次，需要使用HDL语言编写每个模块的描述，包括模块端口定义、内部逻辑和功能描述等；接下来，需要进行波形仿真以验证电路的功能和性能；最后，需要将HDL代码转化为实际的硬件电路，比如使用FPGA或ASIC等技术将代码烧入硬件芯片中。
总之，HDL是一种用于描述数字电路的语言，它可以帮助工程师更好地理解和设计数字电路，提高电路设计和测试的效率和准确性。
Verilog-HDL基础知识
Verilog-HDL基础知识第⼆章 Verilog-HDL基础知识1.Verilog-HDL概述1.1 什么是硬件描述语⾔（HDL）HDL：Hardware Description Language硬件描述语⾔HDL是⼀种⽤形式化⽅法描述数字电路和系统的语⾔，可以描述硬件电路的功能、信号连接关系和定时关系。
1.2 使⽤HDL的优点电路的逻辑功能容易理解；便于计算机对逻辑进⾏分析处理；把逻辑设计与具体电路的实现分成两个独⽴的阶段来操作；逻辑设计与实现的⼯艺⽆关；逻辑设计的资源积累可以重复利⽤；可以由多⼈共同更好更快地设计⾮常复杂的逻辑电路（⼏⼗万门以上的逻辑系统）。
1.3 Top_Down设计思想1.4 Verilog-HDL简介1.4.1 Verilog HDL的发展1.4.2 Verilog-HDL与VHDL的⽐较☆ VHDL－VHSIC Hardware Description Language。
VHDL于 1987年成为IEEE标准。
☆ Verilog-HDL简单易学，语法⽐较灵活。
VHDL语法严谨，需要较长的时间学会。
☆ Verilog-HDL在系统抽象⽅⾯⽐VHDL略差，但在门级开关电路描述⽅⾯⽐VHDL强。
1.4.3 Verilog-HDL 的应⽤ASIC和FPGA设计师可⽤它来编写可综合的代码。
描述系统的结构，做⾼层次的仿真。
验证⼯程师编写各种层次的测试模块对具体电路设计⼯程师所设计的模块进⾏全⾯细致的验证。
库模型的设计：可以⽤于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。
1.4.4 Verilog-HDL的抽象级别⽤Verilog-HDL描述的电路设计就是该电路的Verilog HDL模型，这些模型可以是实际电路的不同级别的抽象，这些抽象的级别和它们对应的模型类型共有以下五种：?系统级(system): ⽤⾼级语⾔结构实现设计模块的外部性能的模型。
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用Verilog HDL描述组合逻辑电路
用VerilogHDL描述组合逻辑电路 用VerilogHDL描述组合逻辑电路有三种不 同抽象级别：
门级描述 数据流描述 行为级描述
VerilogHDL描述的电路就是该电路的 VerilogHDL模型。
CSLG
•门级描述：
一般使用Primitive（内部元件）、自定义的下层模块对电
0
输入1 1 0 1 x x
z
0 x
nand
0
输 1 入 x
输入1 0 1 1 1 1 0
x 1 x
z 1 x
2
x z
0 0
x x
1
1
x
x
x
x
x
x
2 z
X- 不确定状态
Z- 高阻态
CSLG
ቤተ መጻሕፍቲ ባይዱ or真值表
or
0 输 入 2 1 输入1
xor真值表
Z
X 1 输 入
0
0 1
1
1 1
X
X 1
xor 0 1
X Z
础.
CSLG
计算机对HDL的处理:
逻辑仿真 是指用计算机仿真软件对数字逻辑电路的结构和行为
进行预测.仿真器对HDL描述进行解释，以文本形式或时序波形图
形式给出电路的输出。在仿真期间如发现设计中存在错误，就再
要对HDL描述进行及时的修改。
逻辑综合 是指从HDL描述的数字逻辑电路模型中导出电路基
本元件列表以及元件之间的连接关系（常称为门级网表）的过 程。类似对高级程序语言设计进行编译产生目标代码的过程。 产生门级元件及其连接关系的数据库，根据这个数据库可以制
（output),然后对模块功能进行描述。 3、除了endmodule语句外，每个语句后必须有分号。 4、可以用/* --- */和//…..对VerilogHDL程序的任何部分做注释。
CSLG
模块定义的一般语法结构如下：
module 模块名（端口名1, 端口名2, 端口名3,…）； 端口类型说明(input, outout, inout)； 说明部分 参数定义(可选)； 数据类型定义(wire, reg等)； 实例化低层模块和基本门级元件； 连续赋值语句（assign）； 过程块结构（initial和always） 行为描述语句； endmodule
CSLG
2 变量的数据类型
1.线网类型:是指输出始终根据输入的变化而更新其值的 变量,它一般指的是硬件电路中的各种物理连接. 例:线网型变量L的值由与门的驱动信号 a和b所决定，即L＝a&b。a、b的值发 生变化，线网L的值会立即跟着变化。
a b
&
L
常用的线网类型由关键词wire定义 wire型变量的定义格式如下： wire [n-1:0] 变量名1，变量名2，…，变量名n；
CSLG
3 Verilog程序的基本结构
Verilog使用大约100个预定义的关键词定义该语言的结构
1、 VerilogHDL程序由模块构成。每个模块的内容都是嵌在关键词
module和endmodule两个语句之间。每个模块实现特定的功能。
2、每个模块先要进行端口的定义，并说明输入（input)和输出
23510.0、 0.0005
CSLG
Verilog允许用参数定义语句定义一个标识 符来代表一个常量，称为符号常量。 定义的格式为： parameter 参数名1＝常量表达式1，参数 名2＝常量表达式2，……； 如 parameter BIT=1, BYTE=8, PI=3.14; 6．字符串:字符串是双撇号内的字符序列
CSLG
4 逻辑功能的仿真与测试
逻辑电路的设计块完成后，就要测试这个设计块描述的逻辑功能 是否正确。为此必须在输入端口加入测试信号，而从其输出端口 检测其结果是否正确，这一过程常称为搭建测试平台。根据仿真 软件的不同，搭建测试平台的方法也不同。
图2.3.3 例2.3.1的仿真输出波形
CSLG
CSLG
CSLG
逻辑功能描 述部分，其 顺序是任意的
例 用结构描述方式建立门电路Verilog模型
a
模块名
selnot & 1 U1 U2
a1 out
sel
& b1 U4 //Gate-level description of simple circuit b module mux2to1(a, b, sel, out); U3 input a, b, sel; //定义输入信号 端口类型说明 output out; //定义输出信号 wire selnot, a1, b1 ; //定义内部节点信号数据类型 数据类 //下面对电路的逻辑功能进行描述 型说明 not U1(selnot, sel); and U2(a1, a, selnot); 电路结构描述 and U3(b1, b, sel); or U4(out, a1, b1); endmodule
CSLG
3．标识符和关键词
标识符:给对象（如模块名、电路的输入与输出端口、变量等） 取名所用的字符串。由英文字母、数字，＄符和下划线组成，
并且以英文字母或下划线开始，
如，clk、counter8、_net、bus_A 。 关键词:是Verilog语言本身规定的特殊字符串，用来定义语言 的结构。例如，module、endmodule、input、output、wire、 reg、and等都是关键词。关键词都是小写，关键词不能作为标 识符使用 。
4、设计举例
CSLG
例2 用Verilog的门级元件进行 描述由三态门构成的2选1数据选 择器 。
B A
L
SEL
//Gate-level description of a 2-to-1-line multiplexer module _2to1muxtri (A,B,SEL,L); input A,B,SEL output L; tri L;//也是线网型变量，由多个门驱动 bufif1 (L,B,SEL); bufif0 (L,A,SEL); endmodule
bufif1真值表
三态门元件模型 （a）bufif1 （b）notif1
notif1真值表
bufif1 数 据 输 入 0 1 x z
控制输入 0 1 x 0 0/z z z z z 1 x x 1/z x x
z 0/z
1/z x x
notif1 控制输入 0 1 x z 0 z 1 1/z 1/z 数 1 z 0 0/z 0/z 据 x x 输 x z x x x 入 z z x
路描述。主要用于层次化设计中。
•数据流描述方式：
一般使用assign语句描述，主要用于对组合逻辑电路建模。
•行为描述方式：
一般使用下述语句描述，可以对组合、时序逻辑电路建模。 1）initial 语句 2）always 语句
CSLG
1. 组合逻辑电路的门级建模
门级建模:将逻辑电路图用HDL规定的文本语言表示出来。
not真值表
输入 not 0 1 输 出1 0 x x z x
buf真值表
out N
输入 buf 0 1 输 出0 1
x x
z x
CSLG
3、三态门
有一个输出、一个数据输入和一个输入控制。 如果输入控制信号无效，则三态门的输出为高阻态z。
in ctrl （a） out in ctrl （b） out
输入1
0
0 1 X X
1
1 0 X X
X X X X X
Z X X X X
X
Z
X
X
1
1
X
X
X
X
2
CSLG
2、多输出门
允许有多个输出，但只有一个输入。
not N1（out1，out2，…，in）； buf B1（out1，out2，…，in）；
out1 in out2 in
…
out1 out2
…
outN
not
n-output inverter
bufif0 tri-state buffer; lo enable
bufif1 tri-state buffer; hi enable
notif0 tri-state inverter; lo enable notif1 tri-state inverter; hi enable
三态门
元件符号 and or xor buf 功能说明 多输入端的与门 多输入端的或门
基本门级元件模型 多输出门
元件符号 nand nor xnor not 功能说明
多输入门
多输入端的与非门 多输入端的或非门 多输入端的异或非门 多输出端的反相器 控制信号高电平有效的 三态反相器 控制信号低电平有效的 三态反相器
变量宽度
例:wire L; //将上述电路的输出信号L声明为网络型变量 wire [7:0] data bus; //声明一个8-bit宽的网络型总线变量
CSLG
2、寄存器型
寄存器型变量对应的是具有状态保持作用的电等路元件,如触 发器寄存器。寄存器型变量只能在initial或always内部被赋值。 4种寄存器类型的变量
作出集成电路或印刷电路板PCB。
CSLG
1 Verilog语言的基本语法规则
为对数字电路进行描述（常称为建模），Verilog语言规定
了一套完整的语法结构。 1．间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使
文本错落有致，便于阅读与修改。
间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n）及 换页符。 2．注释符:注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符(用于写多行注释): /* --- */； 单行注释符 :以//开始到行尾结束为注释文字。