组合逻辑课程设计4位二进制全加器全减器原创

0 1
1 1
逻辑表达式：
实现全加器的电路图如下：
图1.2.1全加器等式电路图
图1.2.2全加器简化模型图
1
1
四位二进制加法器为4个全加器的级联，每个处理一位。最低有效位的进位输入通常置为0，每个全加器的进位输出连到高一位全加器的进位输入。
图1.1.2.1.1四位二进制加法器实现流程图
输入Input
A3A2A1A0
1.2.1
=AB+
令 产生进位 产生传输信号，
四位全加器的进位链逻辑可以表示为如下：
+
1.3
全减器有两种构造方法：
1.全减器处理二进制算法的一位，其输入位为X（被减数），Y（减数）和Bin（借位输入），其输入位为D(差)和Bout（借位输入），根据二进制减法表，可以写出如下等式：
这些等式非常类似于全加器中的等式，但不足为奇。所以我们可以按照全加器的构造思路来构造全加器。
...
...
...
...
...
...
...
4
下面是74LS283四位二进制全加器的逻辑电路图：
图4.174LS283四位二进制全加器的逻辑电路图
图4.1
图4.2
图4.3
图4.4
5
采用VerilogHDL语言对设计的4位二进制全加器进行仿真，下面是具体VerilogHDL程序：
第一步：建立一个半加器的VHD程序。Hadd_v.vhd
2.1
由上面对加法器的具体分析，我们分别假定两个4位二进制数分别为A3A2A1A0、B3B2B1B0,利用Verilog HDL软件进行仿真，每个数位上的数值1、0用开关的高低电平表示，当开关打到红色点上时表示该位数值为1，反之如果打到蓝色点上时为0，输出的四位二进制用S3S2S1S0表示，当输出的各位上亮红灯了该位输出为1，如果为蓝色则表示为0，Cout进位输入端，C4为进位输出端，以此进行仿真。
首先感谢老师的严谨教学与悉心指导。通过本次课程设计，我加深了对所学知识的理解，并对某些知识进行很好地应用，如:全加器、74LS283等。同时完成了74LS283构成4位二进制全加器的电路硬件设计和VHDL仿真，完成课程设计的过程中也更加强化了自己查阅资料的能力，这有助于提高我们的自学能力，整个过程中我们还有请教其他同学。总之，本次课程设计加深了我对数字逻辑设计这门课的理解，更加激发了我的对数字逻辑设计这门课的兴趣，有利于我们后续课程的学习。
1
0
0
0
1
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
0
0
0
0
1
0
1
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
1
1
1
0
0
0
0
1
1
0
0
0
0
0
1
0
1
0
0
0
0
1
0
1
1
0
0
1
0
0
0
1
0
0
0
0
0
0
0
0
1
1
0
0
0
1
0
0
0
1ห้องสมุดไป่ตู้
0
0
0
1
1
1
0
0
1
0
0
1
1
0
1
1
0
0
0
1
0
0
1
0
1
0
0
0
1
1
0
1
0
1
0
0
0
0
1
1
0
0
1
1
1
0
0
1
0
0
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
1
1
0
0
0
1
1
0
0
0
1
1
0
1
0
1
0
0
0
1
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
0
0
0
0
1
0
1
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
1
1
1
0
0
0
0
1
1
0
0
0
0
0
1
0
1
0
0
0
0
1
0
1
1
0
0
1
0
0
0
1
0
0
0
0
0
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity hadd_v is
port(a,b: in std_logic;
s,c: out std_logic);
end hadd_v;
architecture a of hadd_v is
use ieee.std_logic_unsigned.all;
entity fadd_v is
port(a,b,ci: in std_logic;
s,co : out std_logic);
end fadd_v;
architecture a of fadd_v is
signal temp : std_logic_vector(1 downto 0);
参考文献：
数字逻辑设计及应用，姜书艳/主编，电子科技大学出版社
参考网址：
/ask/551388.html
/p-20793972762.html
/link?url=jBhIiG2ncFgEkK_RQbVKp_9nQrdGdAcPvnneaCuudRX8EoQEEylrPc6dQgwMSZxmwN9cyhY9X1FxuKPEeowcidAgu4AEwhjjE7dAjguLG9i
3
根据上面对加法器的具体分析，下面给出的是4位二进制全加器的部分真值表：
表3.14位二进制全加器真值表
A3
A2
A1
A0
B3
B2
B1
B0
Cin
S3
S2
S1
S0
Cout
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
1
1
0
0
0
1
1
0
0
0
1
1
0
1
0
第四步：四位加法器程序add4_v.VHD
library ieee;
use ieee.std_logic_1164.all;
use Wore.add_v.all;
entity add4_v is
port(A,B:in std_logic_vector(3 downto 0);
S:out std_logic_vector(3 downto 0);
2.2
首先将74LS283的B口的四个输入按1.3.1作优化，添加一个选择端select。通过该选择端来控制做加法还是做减法运算。
做减法运算时选择端select=1，各个与非门的输出与输入相反，达到了取反的目的，此时Cin=1，从而实现了减法器的功能。
做加法运算时选择端select=0，各个与非门的输出与输入相同，达到了保持不变的目的，此时时Cin=外部输入，从而实现了加法功能。
1
1
1
1
1
0
1
0
1
0
1
0
0
1
0
0
0
1
1
1
1
0
1
0
1
0
0
1
1
0
1
0
0
1
1
0
0
0
1
0
0
1
0
0
0
0
1
1