HDL第五章语法与要素

4、关键字 Verilog 系统内部使用的词，关键字用户不可用重定义其它含义。 所有的关键字都是小写字母组成。例如always是关键字，但是 ALWAYS不是关键字。
5. 2 常量
Verilog 中常量主要有三种类型：整数、实数、字符串 5.2.1 整数。 +/-<size>‟<base><value> +/-<二进制位宽>‟<进制><数字序列>
例如：8‟b1001xxxx
8‟b1010zzzz
与 8‟h9x相同
与 8‟haz相同
4）如果没有定义一个整数的位宽，则其宽度为响应数所需的二进制位。 例如：‟o721 // 9位二进制数111010001 „hAF //8位二进制数10101111 5）如果定义的位宽比实际的位数长，则通常左边添0补位，但如果数的 最左边为x或z，则左边添x或z。
wire [ 19:0] addrbus ;
//定义位宽 20位wire型变daddrbus
wire [0:7] a ; // 定义位宽为8位的wire型变量
2）tri型
功能与使用方法与wire型相同，只是为了增加程序的可读性，可更 清楚表示该信号综合后的电路具有三态的功能。 3）supply0 h和supply1型 supply0用于对“地”建模，即低电平0；supply1网用于对电源建 模，即高电平1；例如:
5.3 数据类型
数据类型是用来表示数字电路中的物理连线、数据存储和 传输单元等物理量。 Verilog HDL有下列四种逻辑值状态： 1) 0：低电平、逻辑0或逻辑非（“假”） 2) 1：高电平、逻辑1或“真”
3) x或X：不确定或未知的逻辑状态
4) z或Z：高阻态
Verilog HDL 中的变量部分为如下两种类数据类型：net型和variable型
例如： 10‟b10
10‟bx0x1
//左边添8位0，即0000000010
// 左边添6位x，即xxxxxxx0x1
如果定义的位宽比实际的位小，则左边（高位）的位数被截掉。 例如：3‟b1001_0011 5‟H0FFF 同 同 3‟b011 5‟H1F
6）？是高阻态z的另一种表示方法，在表示数字时完全等同替代。 7）整数可以带正、负符号，正、负号必须写在最左面。负数通常用 二进制补码表示。
parameter MSB=15 ;
assign sum= a+b ;
//参数定义，可以改变MSB值
input [MSB:0 ] a,b ; output [MSB+1 :0] sum ; endmodule
module count_w(en,clk,reset,out) ; //八位二进制计数器 input clk,reset,,en ; parameter WIDTH=8 ; //参数定义，可以改变SIZE值 output [WIDTH-1:0] out ; wire [WIDTH-1:0] out ; always @(posedge clk or negedge reset )
例如：-8‟h72 // -72H的 8位二进制补码10001110
8）当位宽与进制缺省时表示是十进制数。 例如32 //表示十进制数32 -15 // 表示十进制数-15 9）在位宽与‟之间，以及进制和数字之间允许出现空格但 ‟与进制之间以 及数字之间不允许出现空格。 例如： 6 ‘b 110001 //合法，表示6位二进制数110001
进制有以下4种形式：
二进制 ： b或B，不区别大写、小写字母； 十进制： d或D或缺省，不区别大写、小写字母；
十六进制：h或H ，不区别大写、小写字母；
八进制： o或O ，不区别大写、小写字母；
合格的整数书写例子。 8‟b11011010 //位宽为8位二进制数11011010
8‟hd5
5‟o27 4‟D2
参数名通常用大写字母表示，而标识名、变量采用小写字母表示。
module compare_w(a,b,larger,equal,less) ; //六位数据比较器
parameter SIZE=6 ;
input [SIZE-1:0 ] a,b ;
//参数定义，可以改变SIZE值
output larger,equal,less ; wire larger,equal,less ; assign larger=(a>b) ; assign equal=(a==b) ; assign less=(a<b) ; endmodule module add_w(a,b,sum) ; //十六位加法器
[ MSB : LSB] 方括号左边的数字表示向量的最高位，右边的数字表示最低位。
例如：
wire [ 3 : 0 ] bus ; // 4 位总线标量 bus[3]bus[2]bus[1]bus[0] reg [ 0 :7 ] rc ; // 8 位寄存器rc[0]rc[1]rc[2]rc[3]…rc[7]
wire 数据名1，数据名2，…数据名 i; //变量位宽为一位。
例如：wire a,b； //定义两个位宽一位的wire型变量a和b。 或： wire [ n-1: 0 ] 数据名1，数据名2，…数据名 Ii; //变量位宽为n位。 或： wire [ n: 1 ] 数据名1，数据名2，…数据名 Ii; //变量位宽为n位。 例如：wire [7：0 ] databus ； //定义位宽 8位wire型变量databus。
定义格式如下： reg 数据名1，数据名2，…数据名 i; //变量位宽为一位。 例如：reg a,b； //定义两个位宽为一位的reg型变量a和b。
或： reg [ n-1: 0 ] 数据名1，数据名2，…数据名 i; //变量位宽为n位。
或： reg [ n: 1 ] 数据名1，数据名2，…数据名 i; //变量位宽为n位。 例如：reg [7：0 ] qout ； //定义位宽 为8位reg型变量qout。 reg [ 8:1] qout ; //定义位宽 为8位reg型变量qout。
字符符的作用主要是在仿真时，显示一些相关的信息，或者指定显 示格式。字符串属于reg型变量，其宽度为此字符串中的字符个数乘以8. 例如： reg [8*12:1] stringvar ; /* tringvar 是reg型变量，该变量可以存放包 含12个字符的字符串，共96bit */
begin
stringvar=“Hello word!” ; //变量stringvar存放字符串（包含12个字符） end
end
end endmodule ````` `
5.4 向量
1、向量与标量 标量：宽度为一位的变量。如果在变量声明中没有指定位宽，则默认 为标量。 例如： wire a ; // 标量 a reg clr ; //reg型标量 clr
向量（vector）：宽度为大于一位的变量。向量的宽度定义形式为：
不合格的整数书写例子。
3‟ b001 // ‟ 与基数b之间不允许出现空格
4‟d-4
( 3 ＋2 )‟b10
// 数值不允许正、负符号（ ＋或－）正、负符号只
// 允许出现在最左面 //位宽为不可以是表达式
在书写数字时需要注意： 1）在较长数字之间可以因 _ 分开，用来提高可读性，但第一个数字 之前不可以加下划线。 2）无位宽说明时，默认为为32位（二进制）。 3）x或z在二进制中代表一位 x或z，在八进制中代表3位x或z，在十六 位进制中代表4为x或z.
2）integer型 多用于表示循环变量，表示循环次数。integer型变量只
能被整体使用，不能作为位向量使用。
定义格式变量同reg： integer i,j ; //i、j被定为两个integer变量。
5.4 参数
Verilog用参数parameter来定义符号常量。参数经常用于定义时
延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明形式 如下：
1、 线网类型。net类型表示Verilog结构化元件间的物理连线。它的值由 驱动元件的值决定，例如连续赋值或门的输出。如果没有驱动元件连接
到线网，线网的缺省值为z。可综合的net 型变量有：wire型、tri型、
supply1和supply0。见教材P126表5.2
1）wire型
是最常用的net型数据变量，，Varilog HDL模块中的输入/输出信 号未被明确指定数据类型时都被默认为wire型。可以取值0、1、X、 Z，如果wire型变量没有被连接到驱动，其值为高阻态Z。 wire型变量定义格式为：
6‟ b110001
6‟b 110 001
//不合法，在 ‟ 与进制 b 之间出现空格
//不合法，在 数字之间出现空格
5.2.2 实数
实数可以用下列两种形式定义： 1) 十进制计数法；例如
2) 科学计数法； 这种形式的实数举例如下：
5.2.3 字符串
字符串是双引号内的字符序列。字符串不能分成多行书写。例如:
2、位选择和域选择 有两类向量：标量类向量，未加特别说明定义的向量； 向量类向量，定义时用关键字vectored说明。 例如： wire vectored [7:0 ] databus ; //8位向量类标量databus reg [31 : 0 ] rega ; //32位标量类向量rega
Verilog HDL 只允许对标量类向量进行位选择和域选择。 位选择：在表达式中选择向量中的某一位。 域选择 ：表达式中选择向量中相邻几位。 在进行位选择、域选择时，必须等号左右两端的位宽一致。 例如：
//位宽为8位十六进制数d5(即二进制数11010101)
//位宽为5位八进制数27（即二进制数10111） //位宽为4位十进制数2（即二进制数0010）